Funkcje Verilog wyjaśnione: składnia, przykłady i różnice w stosunku do zadań

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Czym jest funkcja Verilog? (Podstawowa koncepcja i rola)

Co to jest funkcja?

Kluczowe cechy funkcji

• Można określić jeden lub więcej wejść (dozwolone jest wyłącznie input)
• Tylko jedno wyjście (wartość zwracana przez funkcję)
• Opóźnienia czasowe (np. #10) nie są dozwolone
• Funkcje muszą zawsze opisywać logikę kombinacyjną
• Funkcje definiuje się poza blokami always i są oceniane natychmiast (w przeciwieństwie do zadań)

Kiedy używać funkcji Verilog

1. Opisywanie logiki kombinacyjnej

2. Zwiększanie możliwości ponownego użycia kodu

3. Redukcja błędów projektowych

Kiedy używać funkcji

• Gdy potrzebny jest natychmiastowy wynik obliczenia
• Dla logiki, która nie zawiera opóźnień
• Gdy wystarcza pojedyncza wartość zwracana

Kiedy używać zadania

• Gdy proces obejmuje opóźnienia (np. #10)
• Gdy wymagane są wielokrotne wyjścia
• Do celów symulacji/debugowania (np. wypisywanie logów)

Podsumowanie

• Funkcja Verilog to funkcja, która przyjmuje wejścia i zwraca jedną wartość.
• Najlepiej nadaje się do opisywania logiki kombinacyjnej i nie może zawierać opóźnień.
• Przydatna do redukcji powtarzalnego kodu i zwiększenia czytelności.
• Funkcje i zadania różnią się; wybór zależy od konkretnego zastosowania.

2. Jak napisać funkcję Verilog [Beginner-Friendly Example]

Podstawowa składnia funkc

function [output_bit_width] function_name;
    input [input_bit_width] input1, input2, ...;
    begin
        function_name = expression;
    end
endfunction

Kluczowe punkty

• Deklaruje się ją słowem kluczowym function
• Wartość zwracana jest przypisywana do zmiennej o takiej samej nazwie jak funkcja
• Wejścia deklaruje się przy pomocy input (nie można używać output ani inout)
• Obliczenia wykonuje się wewnątrz begin ... end
• Funkcję definiuje się poza blokiem always

Prosty przykład funkcji Verilog

module example;
    function [7:0] add_function;
        input [7:0] a, b;
        begin
            add_function = a + b;
        end
    endfunction

    reg [7:0] x, y, sum;

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5
        sum = add_function(x, y);
        $display("Sum: %d", sum); // Sum: 17
    end
endmodule

Wyjaśnienie

• add_function przyjmuje dwa 8‑bitowe wejścia ( a i b ) i zwr sumę
• Funkcja jest wywoływana jako sum = add_function(x, y); i przypisuje wynik do sum
• Blok initial używa $display, aby wyświetlić wynik

Deklarowanie wejść i wyjść w funkcji

Deklarowanie wejść

function [7:0] my_function;
    input [7:0] in1, in2;
    begin
        my_function = in1 & in2; // AND operation
    end
endfunction

Funkcja zcjami warunkowymi

function [3:0] max_function;
    input [3:0] a, b;
    begin
        if (a > b)
            max_function = a;
        else
            max_function = b;
    end
endfunction

Podsumowanie

• Funkcja Verilog jest definiowana przy użyciu słowa kluczowego function i zwraca pojedynczą wartość
• Dozwolone są tylko argumenty input (bez output )
• Wartość zwracana jest przypisywana do zmiennej o tej samej nazwie co funkcja
• Instrukcje if i case mogą być używane do logiki warunkowej

3. Jak używać funkcji Verilog [With Practical Code Examples]

Jak wywołać funkcję

module function_example;
    function [7:0] xor_function;
        input [7:0] a, b;
        begin
            xor_function = a ^ b;
        end
    endfunction

    reg [7:0] x, y, result;

    initial begin
        x = 8'b11001100;
        y = 8'b10101010;
        result = xor_function(x, y); // calling the function
        $display("XOR Result: %b", result); // XOR Result: 01100110
    end
endmodule

Kluczowe punkty

• Funkcję wywołuje się w formie variable = function(arguments);
• Może być używana wewnątrz bloków always lub initial
• Funkcje działają jako logika kombinacyjna

Używanie funkcji w logice kombinacyjnej

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b01;
        #10; // add delay to observe simulation changes
        $display("Decoded Output: %b", decoded_output); // Decoded Output: 0010
    end
endmodule

Wyjaśnienie

• Funkcja decoder konwertuje 2‑bitowe wejście na 4‑bitowe wyjście dekodera
• Używa instrukcji case do określenia wyjścia na podstawie wejścia
• assign jest używany do mapowania wyjścia funkcji na decoded_output → Funkcja działa jako część logiki kombinacyjnej

Funkcje vs. Bloki always [Comparison Table]

Kluczowe wytyczne

• Używaj funkcji do upraszczania prostych operacji logicznych (logika kombinacyjna)
• Używaj bloków always dla obwodów przechowujących stan (np. przerzutniki)
• Jeśli potrzebujesz opóźnień (np. #10), używaj bloków always zamiast funkcji

Podsumowanie: Jak używać funkcji Verilog

4. Praktyczne zastosowania funkcji Verilog (projektowanie dekodera i ALU)

Implementacja funkcji dekodera (dekoder 2‑do‑4)

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b00; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b01; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b10; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b11; #10;
        $display("Decoded Output: %b", decoded_output);
    end
endmodule

Implementacja funkcji ALU (dodawanie, odejmowanie, AND, OR)

module alu_example;
    function [7:0] alu;
        input [7:0] a, b;
        input [1:0] op; // 2-bit control signal
        begin
            case (op)
                2'b00: alu = a + b; // Addition
                2'b01: alu = a - b; // Subtraction
                2'b10: alu = a & b; // AND
                2'b11: alu = a | b; // OR
                default: alu = 8'b00000000;
            endcase
        end
    endfunction

    reg [7:0] x, y;
    reg [1:0] opcode;
    wire [7:0] result;

    assign result = alu(x, y, opcode); // using the function

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5

        opcode = 2'b00; #10;
        $display("Addition Result: %d", result); // 12 + 5 = 17

        opcode = 2'b01; #10;
        $display("Subtraction Result: %d", result); // 12 - 5 = 7

        opcode = 2'b10; #10;
        $display("AND Result: %b", result); // AND operation

        opcode = 2'b11; #10;
        $display("OR Result: %b", result); // OR operation
    end
endmodule

Podsumowanie

5. Ważne kwestie przy używaniu funkcji Verilog

Wywołania rekurencyjne są niedozwolone

❌ Przykład niepoprawny: Funkcja rekurencyjna

function [3:0] factorial;
    input [3:0] n;
    begin
        if (n == 0)
            factorial = 1;
        else
            factorial = n * factorial(n - 1); // ❌ Recursive call not allowed
    end
endfunction

✅ Rozwiązanie: Użyj pętli zamiast tego

task factorial_task;
    input [3:0] n;
    output [15:0] result;
    integer i;
    begin
        result = 1;
        for (i = 1; i <= n; i = i + 1)
            result = result * i;
    end
endtask

Opóźnienia czasowe (#10) nie mogą być używane w funkcjach

❌ Przykład niepoprawny: Opóźnienie wewnątrz funkcji

function [7:0] delay_function;
    input [7:0] in;
    begin
        #10; // ❌ Delay not allowed inside functions
        delay_function = in + 1;
    end
endfunction

✅ Rozwiązanie: Użyj bloków always zamiast tego

task delay_task;
    input [7:0] in;
    output [7:0] out;
    begin
        #10;
        out = in + 1;
    end
endtask

Wybór między funkcjami a zadaniami

Kiedy używać funkcji

Kiedy używać zadania

Funkcje nie mogą być definiowane wewnątrz bloków always

❌ Przykład niepoprawny: Definiowanie funkcji wewnątrz always

always @(a or b) begin
    function [7:0] my_function; // ❌ Not allowed inside always
        input [7:0] x, y;
        begin
            my_function = x + y;
        end
    endfunction
end

✅ Poprawny przykład

function [7:0] add_function;
    input [7:0] x, y;
    begin
        add_function = x + y;
    end
endfunction

always @(a or b) begin
    result = add_function(a, b); // ✅ call the function
end

Podsumowanie

6. [FAQ] Najczęściej zadawane pytania o funkcje Verilog

Jaka jest różnica między funkcją a zadaniem?

P. Jaka jest różnica między funkcją Verilog a zadaniem? Które powinienem używać?

O. Funkcja jest używana, gdy potrzebujesz „zwrócić jedną wartość natychmiast”, podczas gdy zadanie jest używane, gdy potrzebujesz „wielokrotnych wyjść lub operacji obejmujących opóźnienia”.

Kiedy używać funkcji

Kiedy używać zadania

Czy mogę używać reg wewnątrz funkcji?

P. Czy mogę zadeklarować zmienne reg wewnątrz funkcji?

O. Nie, nie możesz używać reg wewnątrz funkcji, ale możesz użyć integer.

✅ Poprawny przykład (używając integer)

function [7:0] multiply;
    input [3:0] a, b;
    integer temp;
    begin
        temp = a * b;
        multiply = temp;
    end
endfunction

Kiedy powinienem używać funkcji?

P. W jakich sytuacjach odpowiednie jest użycie funkcji?

O. Funkcje są najlepiej dopasowane do „prostych operacji arytmetycznych” i „logiki kombinacyjnej”.

• Operacje arytmetyczne (dodawanie, odejmowanie, logika)
• Dekodery i enkodery
• Porównania (znajdowanie wartości maksymalnych/minimalnych)
• Sprawdzanie błędów (np. sprawdzanie parzystości)

Czy jedna funkcja może wywołać inną funkcję?

P. Czy funkcja Verilog może wywołać inną funkcję wewnątrz siebie?

O. Tak, funkcja może wywołać inną funkcję, ale należy uważać na zależności.

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

function [7:0] double_add;
    input [7:0] x, y;
    begin
        double_add = add(x, y) * 2; // calling another function
    end
endfunction

Jak wybrać między funkcjami a blokami always?

P. Jak zdecydować, czy używać funkcji, czy bloku always?

O. Funkcje są używane do „logiki kombinacyjnej”, natomiast bloki always do „logiki sekwencyjnej”.

✅ Funkcja (logika kombinna)

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

✅ Blok always (logika sekwencyjna)

always @(posedge clk) begin
    sum <= a + b; // works as a flip-flop
end

Podsumowanie