Opanowanie bloków always w Verilogu: składnia, blokujące vs nieblokujące oraz rozszerzenia SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Wstęp

Jaka jest rola bloku always w Verilogu?

Dlaczego potrzebny jest blok always?

• Logika kombinacyjna – wyjście zmienia się natychmiast po zmianie wejść
• Logika sekwencyjna – wyjście zmienia się w synchronizacji z sygnałem zegara lub zdarzeniami czasowymi

Typowe wzorce użycia bloku always

• always @(*) → używany do logiki kombinacyjnej
• always @(posedge clk) → logika sekwencyjna wyzwalana na rosnącym zboczu zegara
• always @(posedge clk or negedge rst) → logika sekwencyjna z asynchronicznym resetem lub bardziej złożoną kontrolą

Cel tego artykułu

• Naucz się prawidłowo pisać bloki always
• Zrozum, dlaczego pojawiają się błędy syntezy
• Rozróżnij różnicę między = a <=
• Unikaj typowych błędów początkujących

2. Podstawowa składnia i typy bloków always

Podstawowa składnia bloku always

always @(sensitivity list)
begin
  // statements
end

Użycie always @(*) dla logiki kombinacyjnej

always @(*) begin
  if (a == 1'b1)
    y = b;
  else
    y = c;
end

Zalety używania @(*)

• Automatycznie uwzględnia wszystkie odwołane sygnały w liście wrażliwości
• Zapobiega niezgodnościom między symulacją a syntezą

Użycie always @(posedge clk) dla logiki sekwencyjnej

always @(posedge clk) begin
  q <= d;
end

posedge vs negedge

• posedge – wyzwalane na rosnącym zboczu
• negedge – wyzwalane na opadającym zboczu

always @(posedge clk or negedge rst) z asynchronicznym resetem

always @(posedge clk or negedge rst) begin
  if (!rst)
    q <= 1'b0;
  else
    q <= d;
end

W tym opisie q jest natychmiast resetowane, gdy rst jest niski, w przeciwnym razie przechwytuje d na zboczu zegara.

Logika kombinacyjna vs sekwencyjna

3. Typy przypisań w blokach always

Dwa operatory przypisania w Verilogu

• = : Przypisanie blokujące
• <= : Przypisanie nieblokujące

Przypisanie blokujące (=)

always @(*) begin
  a = b;
  c = a;
end

Typowe przypadki użycia

• Struktury sterujące ( if , case ) w logice kombinacyjnej
• Logika, która nie wymaga przechowywania stanu

Przypisanie nieblokujące (<=)

always @(posedge clk) begin
  a <= b;
  c <= a;
end

Typowe przypadki użycia

• Logika sekwencyjna (rejestry, przerzutniki)
• Dokładna propagacja stanu pomiędzy wieloma sygnałami

Przypisania blokujące vs nieblokujące: Porównanie

Co się stanie, jeśli je wymieszasz?

always @(posedge clk) begin
  a = b;
  a <= c;
end

Wytyczne dotyczące użycia

• Używaj = wewnątrz bloków always @(*) (kombinacyjne)
• Używaj <= wewnątrz bloków always @(posedge clk) (sekwencyjne)

4. Częste pułapki i najlepsze praktyki w blokach always

Błędy w listach czułości

Nieprawidłowe listy czułości mogą powodować ukryte błędy

always @(a) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Rozwiązanie: użyj @(*)

always @(*) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Niepożądane generowanie latchy

Brak gałęzi if/case tworzy latchy

always @(*) begin
  if (enable)
    y = d; // y is undefined when enable == 0
end

Rozwiązanie: zawsze przypisuj wartość

always @(*) begin
  if (enable)
    y = d;
  else
    y = 1'b0; // y is always defined
end

Zbyt złożone warunki

Typowy błąd: brak default w instrukcji case

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    // 2'b11 not handled → y may be undefined
  endcase
end

Rozwiązanie: dodaj klauzulę default

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    default: y = 1'b0; // safety net
  endcase
end

Sterowanie wieloma sygnałami w jednym bloku

Podsumowanie typowych pułapek

5. Rozszerzenia always w SystemVerilog

always_comb: dla logiki kombinacyjnej

Przegląd

always_comb begin
  y = a & b;
end

Główne korzyści

• Automatycznie generuje listę wrażliwości
• Narzędzia ostrzegają, gdy wykrywane są niezamierzone przerzutniki
• Zapobiega konfliktom z wcześniej zdefiniowanymi zmiennymi

Przykład (Verilog vs SystemVerilog)

// Verilog
always @(*) begin
  y = a | b;
end

// SystemVerilog
always_comb begin
  y = a | b;
end

always_ff: dla logiki sekwencyjnej (flip-flopy)

Przegląd

always_ff @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

Główne korzyści

• Zezwala wyłącznie na przypisania nieblokujące ( <= )
• Narzędzia sprawdzają poprawność listy wrażliwości
• Czytelność kodu poprawia się, ponieważ jest wyraźnie sekwencyjny

always_latch: dla logiki opartej na przerzutnikach

Przegląd

always_latch begin
  if (enable)
    q = d;
end

Najważniejsze uwagi

• Jeśli niektóre gałęzie pomijają przypisanie, przerzutnik jest tworzony wyraźnie
• Używaj tylko wtedy, gdy przerzutniki są naprawdę potrzebne

Podsumowanie użycia SystemVerilog

SystemVerilog staje się standardem

6. FAQ: Częste pytania dotyczące bloku always

P1. Czy powinienem używać if czy case wewnątrz bloku always?

• Dla 2–3 prostych warunków → if jest łatwiejszy do odczytania
• Dla wielu odrębnych stanów → case jest czytelniejszy i lepiej wyraża zamiar

P2. Co się stanie, jeśli pominę sygnały w liście wrażliwości?

P3. Dlaczego w moim projekcie pojawiają się niezamierzone przerzutniki?

Zły przykład:

always @(*) begin
  if (en)
    y = d; // y is held when en == 0
end

Rozwiązanie:

always @(*) begin
  if (en)
    y = d;
  else
    y = 1'b0; // always assigned
end

P4. Czy mogę mieszać = i <= w tym samym bloku?

• Logika kombinacyjna → użyj = (blokujące)
• Logika sekwencyjna → użyj <= (nieblokujące)

Zasada praktyczna:

Q5. Jaka jest różnica między always_ff a always @(posedge clk)?

Q6. Czy można sterować wieloma sygnałami w jednym bloku always?

• Każde wyjście zachowuje się niezależnie
• Mieszane są logika synchroniczna i asynchroniczna

Q7. Co się stanie, jeśli użyję <= w logice kombinacyjnej?

7. Zakończenie

Bloki always są fundamentem projektowania w Verilogu

Najważniejsze wnioski

• Różnice i zastosowanie always @(*) vs always @(posedge clk)
• Rozróżnienie między przypisaniami = (blokujące) a <= (nieblokujące)
• Jak unikać typowych błędów, takich jak generowanie latchy i niekompletne listy wrażliwości
• Rozszerzenia SystemVerilog (always_comb, always_ff, always_latch) dla bezpieczniejszego projektowania
• Praktyczne odpowiedzi na typowe pytania z rzeczywistości (FAQ)

Precyzja determinuje jakość

Kolejne kroki: przejście do projektowania wyższego poziomu

• Projektowania Maszyn Stanów Skończonych (FSM)
• Architektur potokowych i strumieniowych
• Tworzenia rdzeni IP oraz implementacji FPGA

Ostateczne przemyślenia dla projektantów sprzętu