Instrukcja assign w Verilogu wyjaśniona: składnia, przykłady i przewodnik dla początkujących po ciągłym przypisaniu

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Co to jest instrukcja assign w Verilogu? [Przewodnik dla początkujących]

Co to jest Verilog HDL?

Co robi instrukcja assign?

assign out = in1 & in2;

Użycie assign w układach kombinacyjnych

• Układy kombinacyjne: wyjścia zmieniają się natychmiast w odpowiedzi na wejścia (np. sumatory, bramki logiczne)
• Układy sekwencyjne: używają zegarów lub elementów pamięciowych do utrzymywania stanów w czasie (np. przerzutniki, liczniki)

Dlaczego instrukcja assign jest ważna dla początkujących?

Podsumowanie: Opanuj podstawy instrukcji assign

2. Podstawowa składnia i użycie instrukcji assign w Verilogu

Podstawowa składnia assign

assign output_signal = expression;

Przykład 1: Proste operacje logiczne

assign and_out = a & b;   // AND gate
assign or_out  = a | b;   // OR gate
assign xor_out = a ^ b;   // XOR gate

Przykład 2: Operacje na poziomie bitów

assign upper_4bits = data[7:4];              // Extract the upper 4 bits of an 8-bit signal
assign lower_4bits = data[3:0];              // Extract the lower 4 bits
assign combined = {data1[3:0], data2[3:0]};  // Concatenate two 4-bit signals into 8 bits

Co oznacza „ciągłe przypisanie”?

Określanie opóźnień w assign

assign #5 out = a & b;  // Delay the AND result by 5 time units before assigning to out

Przykład: użycie wyrażeń warunkowych w assign

assign out = sel ? data1 : data2;

Podsumowanie: opanowanie składni assign

3. Związek między assign a wire: od deklaracji do użycia

Podstawowy związek między assign a wire

Co to jest wire? — Traktuj to jak fizyczne połączenie

wire a, b, out;

assign out = a & b;  // out is always driven by the AND of a and b

Dlaczego assign nie może być używany z reg

reg out;
assign out = a & b;  // ERROR! assign cannot drive a reg

Deklarowanie typów wire i używanie magistrali

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Bitwise AND for each bit

wire w połączeniach modułowych

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

Podsumowanie: zrozumienie wire jest kluczem do prawidłowego użycia assign

4. Jaka jest różnica między assign a always? [Typowe nieporozumienie początkujących]

Dlaczego początkujący mylą „assign” i „always”?

Charakterystyka i zastosowania instrukcji assign

• Cel : Opisywanie logiki kombinacyjnej
• Typ danych : Może być używany wyłącznie z wire
• Czas przypisania : Przypisanie ciągłe (sygnał jest zawsze sterowany)
• Słowo kluczowe : assign

Przykład: bramka AND 2‑wejściowa (assign)

wire a, b;
wire out;

assign out = a & b;

Charakterystyka i zastosowania instrukcji always

• Cel : Opisywanie logiki sekwencyjnej lub bardziej złożonego zachowania
• Typ danych : Używany do przypisywania wartości do reg
• Czas przypisania : Przypisanie warunkowe (wykonywane, gdy spełniony jest warunek wyzwalający)
• Słowo kluczowe : always

Przykład: rejestr synchronizowany zegarem (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

Porównanie wire i reg

Którego powinieneś używać?

Przykład: użyj always dla instrukcji if

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

Czy można używać assign i always razem?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // ERROR: y is driven by both assign and always

Podsumowanie: Rozróżnianie assign i always

• Logika bezpośrednia, zawsze aktualizowana → assign z wire
• Logika obejmująca czas, warunki lub pamięć → always z reg

5. Praktyczne przykłady układów kombinacyjnych używających assign [With Diagrams]

Czym są układy kombinacyjne?

Basic Logic Gates (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

Half Adder Implementation

Logic Equations

• Sum = A ⊕ B (XOR)
• Carry = A · B (AND)

Verilog Implementation

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

Full Adder Implementation

Logic Equations

• Sum = A ⊕ B ⊕ Cin
• Carry = (A · B) + (Cin · (A ⊕ B))

Verilog Implementation

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

Multiplexer (MUX) Implementation

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

Best Practices When Using assign

• Declare signals as wire : assign cannot drive reg .
• Write one assign per output : avoid overly complex one-liners; keep it readable.
• Use intermediate wires : break down complex logic into steps for clarity.

Summary: Combinational Circuits Can Be Implemented Entirely with assign

6. Common Pitfalls and Mistakes When Using assign

Typical Traps for Beginners

1. Trying to Use assign with reg

❌ Common Mistake:

reg out;
assign out = a & b;  // ERROR! Cannot assign to a reg

💡 Cause and Fix:

2. Sterowanie tym samym sygnałem za pomocą wielu instrukcji assign

❌ Nieprawidłowy przykład:

assign y = a & b;
assign y = a | b;  // ERROR: Multiple drivers for y

💡 Przyczyna i naprawa:

3. Nieporozumienie dotyczące assign jako „inicjalizatora”

❌ Wprowadzający w błąd przykład:

assign a = 1'b0;  // Not an initializer — this means a is always 0

💡 Przyczyna i naprawa:

4. Zapominanie o deklaracji sygnału

❌ Przykład:

assign result = a & b;  // ERROR if result is undeclared

💡 Przyczyna i naprawa:

5. Używanie operacji nieodpowiednich do syntezy

assign out = a / 3;  // ⚠️ May fail in FPGA synthesis

6. Nadużywanie zagnieżdżonych operatorów ternarnych

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Hard to read!

Wskazówki dotyczące debugowania problemów z assign

• Bądź jawny co do typów sygnałów (wire vs reg)
• Zwróć uwagę na ostrzeżenia (symulatory często flagują potencjalne problemy)
• Poznaj ograniczenia narzędzi (sprawdź, czy operacje są przyjazne dla syntezy)

Podsumowanie: assign jest prosty, ale wymaga ostrożności

7. Najczęściej zadawane pytania (FAQ)

P1: Co jest łatwiejsze dla początkujących, assign czy always?

• Prosta logika → assign
• Logika zależna od czasu lub stanu → always

P2: Czy mogę używać assign z reg?

// ✅ Correct (using always with reg)
reg out;
always @(a or b)
  out = a & b;

// ❌ Incorrect (assign cannot drive reg)
reg out;
assign out = a & b;

P3: Czy mogę przypisać ten sam sygnał w wielu instrukcjach assign?

P4: Czy opóźnienie (#) w assign ma jakikolwiek rzeczywisty efekt sprzętowy?

assign #5 out = a & b;

• Symulacja → Ważne
• Synteza → Ignorowane

Q5: Jak napisać logikę warunkową przy użyciu assign?

assign out = sel ? a : b;

Q6: Dlaczego wyjście nie zmienia się w moim teście assign?

• Czy wejścia są prawidłowo przełączane w testbenchu?
• Czy wartości początkowe są poprawnie przypisane?
• Czy przebiegi symulacji pokazują oczekiwane zmiany?

Q7: Czy układy oparte na assign można syntezować?

• ✅ AND / OR / XOR → Syntezowalne
• ⚠️ Dzielenie / liczby rzeczywiste / zmiennoprzecinkowe → Mogą nie być syntezowalne

8. Słownik: Kluczowe pojęcia Verilog dla początkujących

wire

• Wartości można przypisywać przy pomocy assign
• Nie przechowuje danych samodzielnie
• Głównie używany w obwodach kombinacyjnych

wire a, b, out;
assign out = a & b;

reg

• Nie można go przypisywać przy pomocy assign
• Używany w obwodach sekwencyjnych z pamięcią
• Często aktualizowany na zboczu zegara

reg out;
always @(posedge clk) out <= a;

assign

• Używana w logice kombinacyjnej
• Wyjście zmienia się natychmiast po zmianie wejścia
• Po prawej stronie może znajdować się wyrażenie, operatory, stałe

assign y = a & b;

always

• Działa z zmiennymi typu reg
• Używany w obwodach sekwencyjnych lub logice warunkowej
• Obsługuje instrukcje if oraz case

always @(posedge clk) begin
  out <= a + b;
end

Combinational Circuit

• Brak elementów pamięci
• Przykłady: bramki logiczne, sumatory, multipleksery
• Opisywany przy użyciu assign lub always @(*)

Sequential Circuit

• Zawiera elementy pamięci (rejestry, przerzutniki)
• Działanie sterowane zegarem
• Opisywany przy użyciu always @(posedge clk)

Ternary Operator (Conditional Operator)

• Często używany z assign
• Bardziej zwięzły niż instrukcje if

assign y = sel ? a : b;

module

• Zawiera porty wejściowe i wyjściowe
• Może być instancjonowany hierarchicznie

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

• Nie jest syntezowalny w sprzęcie
• Używany w testbenchs

initial begin
  a = 0;
  b = 1;
end

Non-blocking Assignment (<=)

• Często występuje w układach sekwencyjnych synchronizowanych zegarem
• Pozwala na równoległe wykonywanie wielu przypisań

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

Podsumowanie: Zrozumienie terminów jest pierwszym krokiem do opanowania Veriloga

9. Zakończenie: Opanowanie instrukcji assign w Verilogu

Najważniejsze informacje o assign

✅ Rola assign

• Konstrukcja do ciągłego przypisywania sygnałów typu wire
• Wyjście aktualizuje się natychmiast w odpowiedzi na zmiany wejścia
• Najlepiej nadaje się do układów kombinacyjnych

✅ Zasady użycia

• assign nie może być używany z reg
• Jeden sygnał nie może mieć wielu sterowników assign
• Nie nadaje się do inicjalizacji — tylko do ciągłego napędzania

✅ Wskazówki dotyczące efektywnego użycia

• Wyraźnie rozróżniaj assign (dla wire) i always (dla reg)
• Używaj operatora trójargumentowego do prostej logiki warunkowej
• W przypadku złożonej logiki podziel ją na pośrednie sygnały wire, aby poprawić czytelność

Kolejne kroki, aby się rozwinąć

• Bloki always dla układów sekwencyjnych
• Logika warunkowa z if i case
• Pisanie testbenchów i uruchamianie symulacji
• Projektowanie hierarchiczne przy użyciu wielu modułów

Ostatnie słowa