Samouczek tablic w Verilogu: od podstaw po zaawansowane techniki SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Wstęp

2. Podstawowe typy danych w Verilogu

Różnica między reg a wire

• typ wire – wire jest używany jako linia połączeniowa między modułami lub układami. Zawsze musi być sterowany przez inny sygnał, a przypisania dokonuje się przy użyciu instrukcji assign. Nadaje się do wyjść układów kombinacyjnych. Przykład:

  wire a;
  assign a = b & c;

• typ reg – reg jest używany jako zmienna do tymczasowego przechowywania wartości. Jest przypisywany wewnątrz bloków procesowych, takich jak always, i zazwyczaj służy do modelowania elementów pamięci (przerzutników lub latch’y). Przykład:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Typy danych używalne w tablicach

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Podstawowe pojęcia o tablicach

Deklarowanie tablic

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Dostęp do elementów tablicy

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Zalety tablic

• Przetwarzanie wsadowe : Dzięki pętli for możesz zastosować tę samą operację do wielu sygnałów jednocześnie.
• Strukturalne układy : Tablice pomagają uporządkować wiele rejestrów lub sygnałów, utrzymując przejrzystą reprezentację układu.
• Modelowanie pamięci : Możesz zaimplementować proste struktury pamięci, takie jak RAM lub ROM (wyjaśnione w następnym rozdziale).

Uwagi

4. Użycie tablic wielowymiarowych

Deklarowanie tablic wielowymiarowych

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Dostęp i przypisywanie elementów

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Użycie pętli for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Zastosowania tablic wielowymiarowych

• Przydatne w projektach wymagających operacji macierzowych lub przetwarzania filtrów.
• Mogą być wykorzystywane w przetwarzaniu obrazu lub cyfrowym przetwarzaniu sygnałów (DSP), do obsługi danych na poziomie pikseli.
• Stosowane w strukturach bloków ROM/RAM oraz do organizacji par adres‑dane.

Ograniczenia i uwagi

• Sprawdź kompatybilność z narzędziami syntezy, ponieważ niektóre z nich mogą nie w pełni obsługiwać tablice wielowymiarowe.
• Ograniczenia mogą wystąpić przy łączeniu z instancjami lub interfejsami.
• Zrozum różnice w stosunku do SystemVerilog, aby uniknąć problemów z kompatybilnością (wyjaśnione później).

5. Modelowanie pamięci przy użyciu tablic

Podstawowa składnia modeli pamięci

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Zapis i odczyt z pamięci

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Operacje zapisu są synchroniczne z posedge clk i warunkowe (sterowane sygnałem we, write enable).
• Operacje odczytu są zazwyczaj realizowane przy pomocy assign dla odczytów kombinacyjnych (asynchronicznych).

Inicjalizacja pamięci

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Praktyczne przypadki użycia

• Pliki rejestrów w CPU lub mikrokontrolerach
• Behawioralna symulacja Block RAM (BRAM) wewnątrz FPGA
• Weryfikacja zachowania pamięci cache
• Symulacja odczytu danych z ROM

Punkty do uwagi

• W miarę jak rozmiar tablicy rośnie, czas symulacji i zasoby syntezy również rosną.
• Wybieraj ostrożnie czas odczytu ( synchronny vs. asynchroniczny ) na podstawie specyfikacji projektu i narzędzi.
• Podczas kierowania syntezy, przestrzegaj specyficznych reguł wnioskowania pamięci zalecanych przez dostawcę narzędzia.

6. Ulepszenia tablic w SystemVerilog

Dynamiczne tablice

Cechy

• Rozmiar tablicy można zmieniać w czasie wykonywania.
• Przydatne, gdy rozmiar jest nieznany z góry lub zmienny podczas wykonywania.

Deklaracja i przykład

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Przypadki użycia

• Tymczasowe przechowywanie danych w testbenchach
• Zarządzanie buforami o zmiennym rozmiarze

Asocjacyjne tablice

Cechy

• Indeksy mogą być dowolnymi wartościami (całkowitymi, ciągami znaków itp.).
• Działa jak tabela haszująca.

Deklaracja i przykład

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Przypadki użycia

• Przechowywanie wartości konfiguracyjnych dla parametrów
• Wyszukiwanie wartości według ID lub nazwy

Kolejki

Cechy

• Zachowuje się jak struktura FIFO (First-In, First-Out).
• Obsługuje łatwe wstawianie i usuwanie, idealne dla dynamicznych strumieni danych.

Deklaracja i przykład

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Przypadki użycia

• Tymczasowe przechowywanie danych (bufor FIFO)
• Obsługa zdarzeń i zarządzanie transakcjami

Porównanie i użycie

Punkty do uwagi

• Te ulepszone tablice to funkcje tylko SystemVerilog i niedostępne w Verilog .
• Zakres wsparcia syntezy zależy od narzędzia, a są one głównie używane do testbenchów .
• Jeśli celujesz w FPGA lub ASIC, zawsze sprawdź, czy te funkcje są obsługiwane przed implementacją.

7. Najlepsze praktyki dla operacji na tablicach

Wyjaśnij intencję za pomocą komentarzy i nazewnictwa

• Używaj znaczących nazw dla tablic: reg [7:0] sensor_data [0:7];
• Dodawaj komentarze opisujące cel lub jednostki:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Bądź ostrożny z granicami pętli

• Nieprawidłowe górne limity → dostęp poza zakresem (błędy logiczne lub ostrzeżenia symulatora)
• Starannie zdecyduj, czy użyć < czy <= dla zakończenia pętli

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Zawsze inicjalizuj jawnie

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Design Reusable Modules

• Using parameter to make array sizes configurable:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Allowing external parameter passing improves module reusability.

Consider Synthesizability

• Verilog one-dimensional reg arrays: generally synthesizable
• SystemVerilog dynamic/associative/queue arrays: not synthesizable (for simulation only)

Use Arrays vs. Modules Appropriately

• Small, identical operations → arrays with for loops
• Different functionality or large-scale designs → modular and hierarchical design

8. Frequently Asked Questions (FAQ)

Q1. I get an error when using multidimensional arrays in Verilog. Why?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Ensure your development environment is compliant with Verilog 2001 or later .
• If limitations remain, rewrite using one-dimensional arrays with calculated indices.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. If I describe RAM using arrays in Verilog, will it work on hardware?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• The synthesis tool must recognize this description as a block RAM inference .
• Read/write timing (synchronous vs. asynchronous) and access style must follow specific templates or the tool may not infer memory correctly.

• Follow the synthesis guide provided by your FPGA/ASIC vendor.
• If behavior differs between simulation and hardware, check logs and debug step by step.

Q3. Can I use SystemVerilog’s dynamic arrays, associative arrays, or queues in actual hardware?

A3.

• Temporary data storage in testbenches
• Randomization or scoreboard implementations in verification environments
• Complex transaction descriptions

• Any design code using these array types will be ignored or cause errors in synthesis tools.
• If hardware implementation is required, convert them into reg or fixed‑length one‑dimensional arrays.

9. Conclusion

Kluczowe wnioski

• Rozumiejąc podstawowe typy danych Verilog (reg i wire), możesz unikać błędów przy pracy z tablicami.
• Jednowymiarowe tablice są niezbędnymi strukturami do grupowania danych i modelowania pamięci.
• Wielowymiarowe tablice są obsługiwane w Verilog 2001 i nowszych, umożliwiając projekty w stylu macierzy.
• SystemVerilog wprowadza elastyczne struktury, takie jak dynamiczne tablice, tablice asocjacyjne i kolejki (głównie do symulacji i weryfikacji).
• Stosując najlepsze praktyki obsługi tablic (inicjalizacja, nazewnictwo, ponowne użycie, uwagi dotyczące syntezy), możesz pisać kod wyższej jakości.

Praktyczne wskazówki

Polecane kolejne tematy

• Używanie instrukcji generate do dynamicznego generowania układów z tablicami
• Łączenie interface z tablicami w projektowaniu magistrali
• Implementacja FIFO, buforów pierścieniowych i optymalizacji ROM przy użyciu tablic