Verilog wait 문에 대한 포괄적인 가이드: 구문, 사용법 및 테스트벤치 예제

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. 소개

2. wait 문의 기본 구문 및 동작

wait (condition_expression);

2.1 기본 사용법

wait (ready == 1'b1);

2.2 다른 제어문과의 차이점

• if 문 : 조건을 한 번 평가하고, 참일 경우에만 실행합니다.
• while 루프 : 조건이 참인 동안 계속 실행합니다.
• wait 문 : 조건이 참이 될 때까지 대기한 뒤, 다음 문장을 한 번 실행합니다.

2.3 전형적인 사용 사례

3. wait 문을 사용할 수 있는 경우와 사용할 수 없는 경우

3.1 사용이 적합한 경우

• initial 블록 : 리셋이 해제되거나 특정 시작 이벤트가 발생할 때까지 시뮬레이션을 일시 중지할 때 자주 사용됩니다.
• always 블록 : 신호 변화에 기반한 순차 이벤트를 처리하면서 조건부 대기를 수행할 때 사용됩니다.

initial begin
  wait (reset_n == 1'b1);  // Wait until reset is deasserted
  // Initialization process
end

always begin
  wait (data_valid);       // Wait until data becomes valid
  // Data processing logic
end

3.2 피하거나 사용할 수 없는 경우

• 프로시저 블록 외부 (예: 모듈 본문에 직접 작성하거나 assign 문 안에). Wait는 initial이나 always와 같은 프로시저 컨텍스트 안에 반드시 있어야 합니다.
• RTL 합성에 권장되지 않음 . wait 문은 시뮬레이션 전용이며, 대부분의 FPGA/ASIC 설계용 합성 도구는 이를 지원하지 않습니다. 합성 가능한 RTL 코드에서는 사용을 피하십시오.

3.3 VHDL의 wait 문과의 차이점

4. 일반적인 사용 패턴 및 예시

4.1 클록 에지 또는 신호 전이 대기

initial begin
  // Example: Wait until reset is released
  wait (reset_n == 1'b1);
  // Initialization logic starts here
end

always begin
  // Example: Wait for data_valid signal
  wait (data_valid == 1'b1);
  // Process data when data_valid goes high
end

4.2 다중 조건 대기

wait ((ready == 1'b1) && (start == 1'b1));

4.3 이벤트 대기 (예: 신호 전이)

wait (enable == 1'b1);

4.4 플래그 또는 상태 신호 모니터링

wait (send_done == 1'b1);

4.5 실용적인 시나리오 예시

integer i;
for (i = 0; i < 10; i = i + 1) begin
  @(posedge clk);  // Wait for 10 rising clock edges
end

5. 테스트벤치에서 wait 사용

5.1 리셋 해제 대기

initial begin
  // Wait until reset signal is deasserted
  wait (reset_n == 1'b1);
  // Begin test pattern application and verification
end

5.2 신호 활성화/비활성화 대기

wait (data_valid == 1'b1);
// Validate output data here

wait (busy == 1'b0);

5.3 통신 프로토콜 동기화

wait (tx_done == 1'b1);

5.4 테스트벤치에서 wait 사용 시 주의사항

initial begin
  integer timeout;
  timeout = 0;
  while (reset_n != 1'b1 && timeout < 1000) begin
    #1; // Wait for 1 time unit
    timeout = timeout + 1;
  end
  if (timeout == 1000)
    $display("Error: reset_n was never deasserted");
end

6. 일반적인 오류 및 문제 해결

6.1 무한 대기

• 시뮬레이션 중에 신호가 실제로 변경되는지 확인하세요.
• 테스트벤치에서 초기 값과 자극 패턴을 명시적으로 설정하세요.
• 조건이 충족되지 않으면 안전하게 종료할 수 있도록 타임아웃 처리를 도입하세요.

integer timeout;
timeout = 0;
while (flag != 1'b1 && timeout < 1000) begin
  #1;
  timeout = timeout + 1;
end
if (timeout == 1000)
  $display("Error: flag never asserted");

6.2 잘못된 조건 표현식

• 누락된 괄호나 연산자 실수를 확인하세요.
• 시뮬레이션 중 변수 값을 확인하기 위해 $display 문을 사용하세요.

6.3 레이스 컨디션 및 의도하지 않은 진행

• 신호 에지(posedge/negedge)와 wait 조건 간의 관계를 명확히 정의하세요.
• 중요한 로직의 경우, 이벤트 제어나 지연을 결합하여 사용을 고려하세요.

6.4 디버깅 팁

• $display 사용 wait 문 전후에 변수 상태와 타임스탬프를 출력하여 진행 상황을 추적하세요.
• 조건 충족 확인 wait가 종료될 때 로그를 남겨 조건이 충족된 순간을 확인하세요.
• 작게 시작 복잡한 다중 신호 조건으로 넘어가기 전에 간단한 경우를 검증하세요.

7. 시뮬레이션 효율성 향상 기법

7.1 wait vs. #delay 사용

• wait 문 : 특정 조건(신호 값 또는 상태)이 충족될 때까지 대기합니다. 예제: wait (ready == 1'b1);
• #delay 문 : 고정된 시간만큼 실행을 일시 중지합니다. 예제: #10; // 10 시간 단위 대기

7.2 시뮬레이션 가속화 실용적인 방법

• 불필요한 루프나 중복 대기 피하기 조건이 달성 가능하도록 하고 무한 또는 중복 대기를 피하세요.
• 효율적인 동기화를 위한 플래그 사용 이벤트 제어를 단순화하고 복잡한 조건 검사를 줄이기 위해 플래그 신호를 도입하세요.

wait (done_flag == 1'b1);

7.3 finish_flag 및 타임아웃 사용

wait (finish_flag == 1'b1);
$finish;

7.4 wait와 이벤트 제어 결합

fork
  wait (signal_a == 1'b1);
  wait (signal_b == 1'b1);
join

8. SystemVerilog 및 기타 언어와의 비교

8.1 SystemVerilog의 wait 확장

• wait fork/join 모든 병렬 프로세스가 완료될 때까지 대기합니다. 예시: fork ... // parallel tasks ... join wait fork;
• wait order 특정 순서대로 여러 조건을 기다릴 수 있습니다 (툴 지원은 다를 수 있습니다).
• 이벤트 및 세마포어와의 통합 SystemVerilog는 고급 동기화를 위해 사용자 정의 이벤트와 세마포어를 지원합니다.

8.2 Verilog와 VHDL의 차이점

• VHDL wait : wait until (condition); 및 wait for time; 와 같은 다양한 형태를 제공하여 매우 유연합니다. 예시: wait until clk = '1'; wait for 100 ns;
• Verilog wait : wait (condition); 로 제한되며, 주로 신호 상태를 기다리는 데 초점을 맞춥니다. 타이밍 지연을 위해서는 #delay 또는 이벤트 제어(@)를 사용해야 합니다.

8.3 기타 제어 구문과의 비교

9. 다이어그램 및 파형을 통한 wait 문 이해

9.1 기본 동작 예시

initial begin
  wait (reset_n == 1'b1);
  // Continue with subsequent logic
end

Time     | 0 | 10 | 20 | 30 | 40 | 50 | ...
reset_n   0    0    1    1    1    1
   <---wait---> |---→ Continue after reset release

9.2 신호 어설션 감지

always begin
  wait (data_valid == 1'b1);
  // Process data
end

Time         | 0 | 10 | 20 | 30 | 40 | 50 | ...
data_valid     0    0    0    1    0    1
                  <---wait---> |--- Process begins

9.3 여러 조건 대기

wait ((ready == 1'b1) && (start == 1'b1));

Time    | ... | 40 | 50 | 60 | 70 | ...
ready         0    1    1    1
start         0    0    1    1
  <----wait-----> | Processing begins when both are high

9.4 테스트벤치에서의 상태 전이

10. 자주 묻는 질문 (FAQ)

11. 요약 및 관련 자료

11.1 핵심 포인트 정리

• wait 문은 조건이 참이 될 때까지 실행을 일시 중지합니다 — 시뮬레이션 및 테스트벤치 타이밍 제어에 필수적인 기능입니다.
• 기본 구문: wait (condition); — 단순 조건뿐 아니라 복합 논리 조건도 지원합니다.
• 주요 사용 사례: 리셋 해제 대기, 신호 전이 감지, 데이터 전송 완료 대기, 핸드쉐이크 프로토콜 등.
• 시뮬레이션 전용 구문: FPGA/ASIC RTL 설계에서는 합성되지 않습니다.
• 무한 대기 방지: 타임아웃과 디버그 메시지를 추가해 안전한 테스트벤치 실행을 보장하세요.
• SystemVerilog 및 VHDL: 확장되거나 대체되는 wait 구문을 제공해 보다 유연한 검증 흐름을 구현할 수 있습니다.