Verilog if-else 문 설명: 구문, 예제 및 모범 사례

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Introduction

1-1. Verilog에서 if-else 문이란?

• 조합 논리 회로에서 조건부 분기
• 순차 회로 제어(예: 플립플롭)
• 동적 신호 제어(예: 멀티플렉서 또는 조건부산)

1-2. if-else 문을 부적절하게 사용할 때 발생하는 문제

1. 원치 않는 래치가 생성됨

• 모든 조건을 분기 안에서 명시적으로 정의하지 않으면 합성 도구가 래치(메모리 요소)를 생성할 수 있습니다.
• 이는 의도하지 않은 저장 동작을 일으키며 회로가 기대대로 동작하지 않게 합니다.

2. 시뮬레이션 결과와 합성 결과가 다름

• 시뮬레이션에서는 정상적으로 동작하더라도 FPGA나 ASIC에 구현될 때 동작이 달라질 수 있습니다.
• 이는 특정 if-else 코딩 스타일이 합성 도구의 최적화에 영향을 주기 때문입니다.

3. 코드 가독성 저하

• 깊게 중첩된 if-else 문은 코드를 읽고 유지보수하기 어렵게 만듭니다.
• 많은 경우 case 문을 사용하는 것이 코드를 더 명확하게 만들 수 있습니다.

1-3. 이 글의 목적

• if-else 문을 올바르게 사용하는 방법
• 의도치 않은 래치를 방지하는 Verilog 코드 작성법
• if-else와 case 문을 언제 각각 사용해야 하는지
• Verilog 설계 시 권장되는 베스트 프랙티스

2. Verilog if-else 문의 기본 문법

2-1. if-else 문 작성 방법

always_comb begin
    if (condition) 
        statement1;
    else 
        statement2;
end

always_comb begin
    if (condition1) 
        statement1;
    else if (condition2) 
        statement2;
    else 
        statement3;
end

2-2. if-else 문의 기본 샘플 코드

module if_else_example(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• a가 1이면 y는 b와 같은 값을 출력합니다.
• a가 0이면 y는 b의 반전된 값을 출력합니다.

2-3. if-else 문이 동작하는 방식

1. 조합 논리 회로 (always_comb 사용)

• 출력은 입력 신호에 따라 즉시 변경됩니다.
• 래치가 생성되지 않아 의도치 않은 동작을 방지할 수 있습니다.
• always @(*) 대신 always_comb를 사용하는 것이 권장됩니다.

1. 순차 회로 (always_ff 사용)

• 데이터가 클럭 신호와 동기화되어 업데이트됩니다.
• D 플립플롭과 같은 동작에 사용됩니다.

2-4. 조합 회로에서의 If-else

module combination_logic(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• a == 1 일 때 : y = b
• a == 0 일 때 : y = ~b

• always_comb를 사용하면 래치가 생성되지 않음을 보장합니다.
• 모든 조건에 대해 값을 할당해야 합니다(else를 생략하면 래치가 추론될 수 있습니다).

2-5. 순차 회로에서의 If-else

module d_flipflop(input logic clk, reset, d, output logic q);
    always_ff @(posedge clk or posedge reset) begin
        if (reset) 
            q <= 1'b0;
        else 
            q <= d;
    end
endmodule

• reset이 1일 때, 출력 q는 0으로 리셋됩니다.
• reset이 0이고 clk의 상승 에지가 발생하면, d가 q에 저장됩니다.

• 순차 회로에서는 always_ff를 사용하세요(always @(*)가 아니라).
• 의도치 않은 레이스 컨을 방지하기 위해 <=(비블로킹 할당)를 사용합니다.

2-6. if-else 문 실용 사례

1. LED 제어 * 스위치 상태에 따라 LED를 켜거나 끕니다.
2. ALU (산술 논리 연산 장치) * 덧셈, 뺄셈, 논리 연산 등 다양한 연산을 제어합니다.
3. 상태 전이 * 유한 상태 머신(FSM) 설계 (다음 섹션에서 자세히 설명).

요약

• if-else 문은 Verilog에서 조건 분기를 구현하는 데 사용됩니다.
• 조합 회로(always_comb)와 순차 회로(always_ff)에 적절히 적용되어야 합니다.* 모든 조건에 명시적으로 값을 할당하지 않으면 의도치 않은 래치가 생성될 수 있습니다.**
• 실제 회로 설계에서는 상태 제어에 if-else가 자주 사용됩니다.

3. if-else 문 활용

3-1. 조합 회로 설계

예시 1: 4비트 가산기

module adder(
    input logic [3:0] a, b,
    input logic cin,
    output logic [3:0] sum,
    output logic cout
);
    always_comb begin
        if (cin == 1'b0)
            {cout, sum} = a + b; // no carry
        else
            {cout, sum} = a + b + 1; // with carry
    end
endmodule

설명

• cin이 0이면 a + b를 수행합니다.
• cin이 1이면 a + b + 1을 수행합니다(캐리 포함).
• always_comb를 사용하면 이것이 래치 추론이 없는 조합 회로임을 보장합니다.

3-2. 순차 회로(레지스터)에서 if-else 사용

Example 2: D flip-flop

module d_flipflop(
    input logic clk, reset, d,
    output logic q
);
    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0; // reset output to 0
        else
            q <= d;    // store d on clock edge
    end
endmodule

설명

• reset이 1이면 q가 0으로 리셋됩니다.
• clk의 상승 에지에서 d가 q에 저장됩니다.
• always_ff를 사용하면 이것이 플립플롭 레지스터처럼 동작합니다.

3-3. 상태 전이(FSM)에서 if-else 문 사용

Example 3: Simple state transition circuit

module fsm_toggle(
    input logic clk, reset, btn,
    output logic led_state
);
    typedef enum logic {OFF, ON} state_t;
    state_t state, next_state;

    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            state <= OFF; // initial state
        else
            state <= next_state;
    end

    always_comb begin
        case (state)
            OFF: if (btn) next_state = ON;
                 else next_state = OFF;
            ON:  if (btn) next_state = OFF;
                 else next_state = ON;
            default: next_state = OFF;
        endcase
    end

    assign led_state = (state == ON);
endmodule

설명

• state 변수는 LED 상태(ON 또는 OFF)를 보유합니다.
• reset이 1이면 LED가 OFF(초기 상태)입니다.
• btn이 눌리면 LED가 ON ⇔ OFF 사이를 토글합니다.
• 상태 전이에 case 문을 사용하면 가독성이 향상됩니다.

3-4. if-else 문 고급 기법

① if-else 문 깊은 중첩 피하기

always_comb begin
    if (a == 1) begin
        if (b == 1) begin
            if (c == 1) begin
                y = 1;
            end else begin
                y = 0;
            end
        end else begin
            y = 0;
        end
    end else begin
        y = 0;
    end
end

always_comb begin
    case ({a, b, c})
        3'b111: y = 1;
        default: y = 0;
    endcase
end

• 조건을 비트 벡터로 표현하고 case 문을 사용하면 중첩이 줄어들고 가독성이 향상됩니다.

요약

• if-else 문은 조합 논리와 순차 논리 회로 모두에 사용할 수 있습니다.
• 조합 논리에는 always_comb을 순차 논리에는always_ff`를 사용합니다.
• FSM(유한 상태 머신)은 종종 상태 관리를 위해 if-else와 case 문을 결합합니다.
• case 문이나 비트-벡터 조건을 활용해 if-else의 깊은 중첩을 피하세요.

4. if-else와 case 문 차이점

4-1. case 문이란?

case 기본 구문

always_comb begin
    case (condition_variable)
        value1: statement1;
        value2: statement2;
        value3: statement3;
        default: statement4; // if none match
    endcase
end

샘플 case 코드

module case_example(input logic [1:0] sel, input logic a, b, c, d, output logic y);
    always_comb begin
        case (sel)
            2'b00: y = a;
            2'b01: y = b;
            2'b10: y = c;
            2'b11: y = d;
            default: y = 0; // fallback
        endcase
    end
endmodule

설명

• sel 값에 따라 y는 a, b, c 또는 d 중 하나가 할당됩니다.
• 여러 고정값에 따라 분기할 때 case 문을 사용하면 코드가 더 간결해집니다.
• default를 포함하면 예상치 못한 값이 나타났을 때 정의되지 않은 동작을 방지할 수 있습니다.

4-2. if-else와 case의 주요 차이점

4-3. if-else와 case를 언제 사용할까

① if-else를 사용할 때

always_comb begin
    if (value >= 10 && value <= 20)
        output_signal = 1;
    else
        output_signal = 0;
end

• 범위(예: 10~20)를 다룰 때는 if-else가 더 적합합니다.
• case는 범위 조건을 직접 처리할 수 없습니다.

always_comb begin
    if (x == 1)
        y = 10;
    else if (x == 2)
        y = 20;
    else if (x == 3)
        y = 30;
    else
        y = 40;
end

• 높은 조건이 나중 조건을 우선시해야 할 때 if-else가 가장 좋습니다.
• 우선순위 로직에 유용합니다.

② case를 사용할 때

always_comb begin
    case (state)
        2'b00: next_state = 2'b01;
        2'b01: next_state = 2'b10;
        2'b10: next_state = 2'b00;
        default: next_state = 2'b00;
    endcase
end

• case는 FSM 상태 전이에서 표준적으로 사용됩니다.

always_comb begin
    case (opcode)
        4'b0000: instruction = ADD;
        4'b0001: instruction = SUB;
        4'b0010: instruction = AND;
        4'b0011: instruction = OR;
        default: instruction = NOP;
    endcase
end

• 많은 값을 갖는 명령 디코더에서는 case가 훨씬 높은 가독성을 제공합니다 .

요약

5. Verilog if-else 문에 대한 모범 사례

5-1. 래치 추론 방지 방법

① 잘못된 예시 (래치 추론을 유발함)

always_comb begin
    if (a == 1'b1)
        y = b; // when a == 0, y holds its previous value
end

왜 이것이 래치를 생성하나요?

• a == 1'b1이면 y = b가 됩니다.
• a == 0이면 y가 다시 할되지 않아 이전 값이 유지됩니다(래치 동작).
• 이러한 의도치 않은 저장은 설계 버그를 초래할 수 있습니다.

② 올바른 예시 (래치 방지)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign y
end

③ default 할당 사용

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

5-2. always_comb와 always_ff 사용하기

① 조합 논리 (always_comb)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

• always_comb는 감도 리스트((*))를 자동으로 결정하므로 수동으로 작성할 필요가 없습니다.
• 설계 의도를 명확히 하고 툴이 적절히 최적화하도록 돕습니다.

② 순차 논리 (always_ff)

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

• always_ff는 이 블록이 클럭 구동 플립플롭을 기술한다는 것을 명시적으로 선언합니다.
• always @ (posedge clk or posedge reset)와 비교했을 때, 가독성을 높이고 실수를 줄여줍니다.

5-3. if-else 문 가독성 향상

① case 문으로 중첩 감소

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

• case를 사용하면 분기가 더 깔끔하고 따라가기 쉬워집니다.
• 삼항 연산자(?)를 사용하면 간단한 if-else 표현을 짧게 만들 수 있습니다.

요약

6. 자주 묻는 질문 (FAQ)

Q1: Verilog에서 if-else 문이 때때로 래치를 생성하는 이유는 무엇이며, 어떻게 방지할 수 있나요?

A1: 래치 추론의 원인

잘못된 예시 (래치 발생)

always_comb begin
    if (a == 1'b1)
        y = b;  // when a == 0, y retains its value
end

래치 추론을 방지하는 방법

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign a value
end

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

Q2: if-else와 case 문은 어떤 차이가 있나요? 어느 것을 사용해야 할까요?

A2: 사용 가이드라인

Q3: Verilog에서 if-else 문이 처리 속도에 영향을 미치나요?

A3: 성능은 회로 합성에 따라 달라집니다

• Verilog는 하드웨어 기술 언어이며, 실행 속도는 코드 자체가 아니라 합성된 하드웨어 구조에 따라 달라집니다.
• 깊게 중첩된 if‑else 문은 논리 경로를 길게 만들고 전파 지연을 증가시킬 수 있습니다.
• 그러나 합성 도구는 최적화를 수행하므로 논리적으로 동등한 회로는 보통 성능 차이가 최소화됩니다.

always_comb begin
    case (a)
        1: y = 10;
        2: y = 20;
        default: y = 30;
    endcase
end

Q4: if‑else 할당에서 =와 <= 중 어느 것을 사용해야 할까요?

A4: Blocking (=) vs. Non‑blocking (<=)

always_comb begin
    if (a == 1)
        y = b; // blocking assignment
end

always_ff @(posedge clk) begin
    if (reset)
        y <= 0; // non-blocking assignment
    else
        y <= d;
end

Q5: if‑else 문에서 깊은 중첩을 어떻게 줄일 수 있나요?

A5: case 문이나 삼항 연산자를 사용하세요

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

요약

7. 결론

7-1. Verilog if‑else 핵심 포인트

✅ 기본 문법

• if‑else는 조건 분기를 위한 기본 구조입니다.
• 조합 논리 회로에서는 always_comb을 사용하고 모든 조건에 값을 할당하도록 보장합니다.

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // prevent latches with default assignment
end

• 순차 논리 회로(클럭 구동)에서는 비블로킹 할당(<=)을 사용하는 always_ff를 사용합니다.

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

7-2. if‑else의 올바른 사용법

• always_comb을 사용하고 모든 조건에 값을 할당하여 래치 추론을 방지합니다.
• 기본값을 설정해 정의되지 않은 동작을 예방합니다.

• if‑else와 함께 always_ff를 사용해 클럭 엣지에서 상태를 업데이트합니다.
• 시뮬레이션과 하드웨어 동작을 일치시키기 위해 비블로킹 할당(<=)을 사용합니다.

7-3. 대신 case를 사용해야 할 때

7-4. 모범 사례

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // always assign explicitly
end

always_comb begin // combinational
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

always_ff @(posedge clk) begin // sequential
    if (reset)
        y <= 0;
    else
        y <= d;
end

always_comb begin
    case (sel)
        2'b00: y = a;
        2'b01: y = b;
        2'b10: y = c;
        default: y = d;
    endcase
end

7-. 일반적인 실수와 해결책

7-6. 최종 요약

7-7. 다음 단계