Verilog 파라미터 마스터하기: 문법, 예제 및 모범 사례

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Introduction

What is parameter in Verilog?

Why is parameter important?

• Improved reusability 모듈을 여러 프로젝트에서 재사용할 수 있어 대규모 설계에서도 효율적인 개발이 가능합니다.
• Better maintainability 상수가 한 곳에서 관리되므로 변경이 필요할 때 해당 parameter만 수정하면 됩니다.
• Enhanced readability “매직 넘버”를 피하고 값을 명확히 명명함으로써 코드를 다른 사람이 이해하기 쉬워집니다.

What you will learn in this article

• Verilog를 처음 시작하는 초보자
• 보다 유연한 모듈 설계를 목표로 하는 중급 엔지니어
• 코드 유지보수성과 가독성을 개선하고 싶은 설계자

2. Basic Syntax of parameter

parameter parameter_name = value;

parameter DATA_WIDTH = 8;

Defining multiple parameters at once

parameter WIDTH = 8, DEPTH = 256;

parameter WIDTH = 8;
parameter DEPTH = 256;

Specifying bit-width

parameter [7:0] INIT_VALUE = 8'hFF;

Scope and redefinition of parameter

3. Parameterizing Modules with parameter

Adding flexibility to modules with parameter

Example: A parameterized adder module

module adder #(parameter WIDTH = 8)(
    input  [WIDTH-1:0] a,
    input  [WIDTH-1:0] b,
    output [WIDTH-1:0] sum
);
    assign sum = a + b;
endmodule

상위 모듈에서 파라미터를 오버라이드하는 방법

1. #() 구문 사용

adder #(.WIDTH(16)) adder_inst (
    .a(a_input),
    .b(b_input),
    .sum(sum_output)
);

2. defparam 사용 (권장되지 않음)

defparam adder_inst.WIDTH = 16;

예시: 여러 파라미터 오버라이드

module fifo #(parameter DATA_WIDTH = 8, DEPTH = 64)(/* ports */);

// Instantiation in top-level module
fifo #(
    .DATA_WIDTH(16),
    .DEPTH(128)
) fifo_inst (
    /* connections */
);

4. parameter의 활용

비트 폭 및 버스 크기 설정 가능하게 만들기

module register #(parameter WIDTH = 8)(
    input  wire clk,
    input  wire [WIDTH-1:0] d,
    output reg  [WIDTH-1:0] q
);
    always @(posedge clk)
        q <= d;
endmodule

가독성과 유지보수를 위한 설계 값의 중앙 관리

parameter CLK_DIV = 100;

always @(posedge clk)
    if (counter == CLK_DIV)
        clk_out <= ~clk_out;

generate를 이용한 구조 반복 제어

module shift_reg #(parameter STAGES = 4)(
    input wire clk,
    input wire in,
    output wire out
);
    reg [STAGES-1:0] shift;

    always @(posedge clk)
        shift <= {shift[STAGES-2:0], in};

    assign out = shift[STAGES-1];
endmodule

테스트벤치에서 파라미터 사용

module testbench;
    parameter DATA_WIDTH = 16;

    reg [DATA_WIDTH-1:0] a, b;
    wire [DATA_WIDTH-1:0] result;

    adder #(.WIDTH(DATA_WIDTH)) dut (
        .a(a),
        .b(b),
        .sum(result)
    );

    // Test logic...
endmodule

5. parameter 사용 시 모범 사례 및 주의사항

비트 폭을 항상 명시적으로 지정하기

parameter [7:0] INIT_VAL = 8'hFF;  // Explicitly defined as 8-bit

parameter와 localparam의 차이 이해하기

module example #(parameter WIDTH = 8) ();
    localparam HALF_WIDTH = WIDTH / 2;
endmodule

재정의 및 계층 구조 문제

• 명확 네이밍 규칙을 채택하세요 (예: FIFO_DEPTH, ALU_WIDTH).
• 각 모듈 내에서 파라미터 범위에 유의하세요.

합성 툴 제한 사항 인지하기

• 명시적인 비트 폭을 가진 파라미터에 대한 산술 연산은 툴마다 다르게 동작할 수 있습니다.
• 부호 있는 해석과 부호 없는 해석이 다를 수 있습니다.
• defparam은 최신 툴에서 종종 폐기되었거나 지원되지 않습니다.

6. FAQ: 자주 묻는 질문

Q1. parameter와 localparam의 차이점은 무엇인가요?

• parameter : 유연하지만, 예기치 않은 재정을 방지하기 위해 신중히 다루어야 합니다.
• localparam : 외부에서 수정되지 않아야 하는 내부 상수에 적합합니다.

• 모듈 재사용성을 원한다 → parameter 사용
• 설계 안정성을 위한 고정값이 필요하다 → localparam 사용

Q2. parameter의 비트 폭을 지정하지 않으면 어떻게 되나요?

parameter WIDTH = 8;  // Actually 32-bit wide

parameter [7:0] WIDTH = 8;

Q3. parameter는 항상 상수여야 하나요?

input [7:0] a;
parameter WIDTH = a; // Error

parameter WIDTH = 8;

Q4. parameter 값을 변경하면 FPGA 구현에 어떤 영향을 미치나요?

Q5. parameter 안에서 산술 연산이나 논리 연산을 사용할 수 있나요?

parameter WIDTH = 8;
parameter HALF_WIDTH = WIDTH / 2;

7. 결론

주요 요점

• parameter는 모듈 내 상수를 정의하여 설계 재사용성 및 유지보수성을 향상시킵니다.
• 인스턴스화 시 #() 구문을 사용하면 부모 모듈에서 파라미터를 동적으로 오버라이드할 수 있습니다.
• generate와 결합하면 구조적 반복 및 조건부 설계를 유연하게 제어할 수 있습니다.
• 비트 폭 지정, localparam과 parameter의 차이점, 그리고 툴 의존 동작에 유의하세요.
• FAQ에서는 일반적인 오해와 설계 함정을 다루었습니다.

최종 생각