Verilog assign 문장 설명: 구문, 예제, 연속 할당 초보자 가이드

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Verilog에서 assign 문이란? [초보자 가이드]

Verilog HDL이란?

assign 문은 무엇을 하나요?

assign out = in1 & in2;

조합 논리 회로에서 assign 사용하기

• 조합 논리 회로: 입력에 즉시 반응하여 출력이 변함(예: 가산기, 논리 게이트)
• 순차 논리 회로: 클록이나 저장소 요소를 사용해 시간에 따라 상태를 유지함(예: 플립플롭, 카운터)

초보자에게 assign 문이 중요한 이유

요약: assign 문의 기본을 마스터하라

2. Verilog에서 assign 문의 기본 문법 및 사용법

assign의 기본 문법

assign output_signal = expression;

예제 1: 간단한 논리 연산

assign and_out = a & b;   // AND gate
assign or_out  = a | b;   // OR gate
assign xor_out = a ^ b;   // XOR gate

예제 2: 비트 수준 연산

assign upper_4bits = data[7:4];              // Extract the upper 4 bits of an 8-bit signal
assign lower_4bits = data[3:0];              // Extract the lower 4 bits
assign combined = {data1[3:0], data2[3:0]};  // Concatenate two 4-bit signals into 8 bits

“연속 할당(Continuous Assignment)”이란 무엇인가?

assign에서 지연 지정하기

assign #5 out = a & b;  // Delay the AND result by 5 time units before assigning to out

예시: assign에서 조건 연산자 사용하기

assign out = sel ? data1 : data2;

요약: assign 구문 마스터하기

3. assign과 wire의 관계: 선언부터 사용까지

assign과 wire의 기본 관계

wire란? — 물리적 연결이라고 생각하라

wire a, b, out;

assign out = a & b;  // out is always driven by the AND of a and b

왜 assign을 reg와 함께 사용할 수 없는가

reg out;
assign out = a & b;  // ERROR! assign cannot drive a reg

wire 타입 선언 및 버스 사용하기

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Bitwise AND for each bit

모듈 연결에서의 wire

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

요약: wire를 이해하는 것이 assign을 올바르게 사용하는 핵심이다

4. assign과 always의 차이점은? [초보자들의 흔한 혼동]

왜 초보자들은 “assign”과 “always”를 혼동할까?

assign의 특징 및 사용 사례

• 목적 : 조합 논리 기술
• 데이터 타입 : wire에만 사용 가능
• 할당 시점 : 연속 할당 (신호가 항상 구동됨)
• 키워드 : assign

예시: 2입력 AND 게이트 (assign)

wire a, b;
wire out;

assign out = a & b;

always의 특징 및 사용 사례

• 목적 : 순차 논리 또는 복잡한 동작 기술
• 데이터 타입 : reg에 값을 할당할 때 사용
• 할당 시점 : 조건부 할당 (트리거 조건이 만족될 때 실행)
• 키워드 : always

예시: 클럭 동기화 레지스터 (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

wire와 reg 비교

어느 것을 사용해야 할까?

예시: if 문에 always 사용

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

assign과 always를 함께 사용할 수 있나요?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // ERROR: y is driven by both assign and always

요약: assign과 always 구분하기

• 직접적이고 항상 업데이트되는 로직 → wire와 assign
• 시간, 조건, 저장을 포함하는 로직 → reg와 always

5. assign를 이용한 조합 회로 실용 예제 [With Diagrams]

조합 회로란?

Basic Logic Gates (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

Half Adder Implementation

Logic Equations

• Sum = A ⊕ B (XOR)
• Carry = A · B (AND)

Verilog Implementation

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

Full Adder Implementation

Logic Equations

• Sum = A ⊕ B ⊕ Cin
• Carry = (A · B) + (Cin · (A ⊕ B))

Verilog Implementation

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

Multiplexer (MUX) Implementation

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

Best Practices When Using assign

• Declare signals as wire : assign cannot drive reg.
• Write one assign per output : avoid overly complex one-liners; keep it readable.
• Use intermediate wires : break down complex logic into steps for clarity.

Summary: Combinational Circuits Can Be Implemented Entirely with assign

6. Common Pitfalls and Mistakes When Using assign

Typical Traps for Beginners

1. Trying to Use assign with reg

❌ Common Mistake:

reg out;
assign out = a & b;  // ERROR! Cannot assign to a reg

💡 Cause and Fix:

2. 동일한 신호에 여러 assign 문을 사용하여 구동하기

❌ 잘못된 예시:

assign y = a & b;
assign y = a | b;  // ERROR: Multiple drivers for y

💡 원인 및 해결:

3. assign을 “초기화”로 오해하기

❌ 오해를 일으키는 예시:

assign a = 1'b0;  // Not an initializer — this means a is always 0

💡 원인 및 해결:

4. 신호 선언을 잊음

❌ 예시:

assign result = a & b;  // ERROR if result is undeclared

💡 원인 및 해결:

5. 합성에 적합하지 않은 연산 사용

assign out = a / 3;  // ⚠️ May fail in FPGA synthesis

6. 중첩 삼항 연산자 남용

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Hard to read!

assign 문제 디버깅 팁

• 신호 타입을 명확히 하세요 (wire vs reg)
• 경고에 주의하세요 (시뮬레이터는 종종 잠재적 문제를 표시합니다)
• 툴의 제한을 알아두세요 (연산이 합성에 적합한지 확인)

요약: assign은 간단하지만 주의가 필요합니다

7. 자주 묻는 질문 (FAQ)

Q1: 초보자에게 더 쉬운 것은 assign인가 always인가?

• 간단한 로직 → assign
• 시간 또는 상태 의존 로직 → always

Q2: assign를 reg와 함께 사용할 수 있나요?

// ✅ Correct (using always with reg)
reg out;
always @(a or b)
  out = a & b;

// ❌ Incorrect (assign cannot drive reg)
reg out;
assign out = a & b;

Q3: 동일한 신호를 여러 assign 문에서 할당할 수 있나요?

Q4: assign에서 지연(#)은 실제 하드웨어에 영향을 미치나요?

assign #5 out = a & b;

• 시뮬레이션 → 유효
• 합성 → 무시

Q5: assign로 조건 로직을 어떻게 작성하나요?

assign out = sel ? a : b;

Q6: assign 테스트에서 출력이 변하지 않는 이유는 무엇인가요?

• 테스트벤치에서 입력이 제대로 토글되고 있나요?
• 초기값이 올바르게 할당되었나요?
• 시뮬레이션 파형이 기대한 변화를 보여주나요?

Q7: assign 기반 회로를 합성할 수 있나요?

• ✅ AND / OR / XOR → 합성 가능
• ⚠️ Division / 실수 / 부동소수점 → 합성되지 않을 수 있음

8. 용어 사전: 초보자를 위한 필수 Verilog 용어

wire

wire a, b, out;
assign out = a & b;

reg

reg out;
always @(posedge clk) out <= a;

assign

assign y = a & b;

always

always @(posedge clk) begin
  out <= a + b;
end

Combinational Circuit

Sequential Circuit

Ternary Operator (Conditional Operator)

assign y = sel ? a : b;

module

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

initial begin
  a = 0;
  b = 1;
end

Non-blocking Assignment (<=)

• 시계 동기화 순차 회로에서 일반적
• 여러 할당을 병렬로 실행할 수 있음

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

요약: 용어 이해는 Verilog 마스터의 첫 번째 단계

9. 결론: Verilog에서 assign 문 마스터하기

assign에 대한 주요 요점

✅ assign의 역할

• wire 유형 신호에 대한 연속 할당을 위한 구성 요소
• 입력 변화에 즉시 반응하여 출력이 업데이트됩니다
• 조합 회로에 가장 적합합니다

✅ 사용 규칙

• assign은 reg와 함께 사용할 수 없습니다
• 하나의 신호에 여러 assign 드라이버가 있어서는 안 됩니다
• 초기화에 적합하지 않으며 — 연속 구동에만 사용됩니다

✅ 효과적인 사용을 위한 팁

• assign(wire용)과 always(reg용)를 명확히 구분합니다
• 간단한 조건 로직에는 삼항 연산자를 사용합니다
• 복잡한 로직은 중간 wire 신호로 나누어 가독성을 높입니다

다음 단계로 성장하기

• 순차 회로를 위한 always 블록
• if와 case를 이용한 조건 로직
• 테스트벤치를 작성하고 시뮬레이션 실행
• 여러 모듈을 활용한 계층적 설계

마무리