Verilog 배열 튜토리얼: 기본부터 고급 SystemVerilog 기술까지

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. 소개

2. Verilog의 기본 데이터 타입

reg와 wire의 차이점

• wire 타입 와이어는 모듈이나 회로 사이의 연결선으로 사용됩니다. 항상 다른 신호에 의해 구동되어야 하며, assign 문을 사용해 할당합니다. 조합 논리 회로의 출력에 적합합니다. 예시:

  wire a;
  assign a = b & c;

• reg 타입 레지는 값을 일시적으로 보관하는 변수로 사용됩니다. always와 같은 프로세스 블록 내부에서 할당되며, 일반적으로 저장소 요소(래치 또는 플립플롭)를 모델링하는 데 사용됩니다. 예시:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

배열에서 사용할 수 있는 데이터 타입

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. 배열의 기본 개념

배열 선언

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

배열 요소 접근

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

배열의 장점

• 배치 처리 : for 루프를 사용하면 여러 신호에 동일한 연산을 한 번에 적용할 수 있습니다.
• 구조화된 회로 : 배열은 여러 레지스터나 신호를 정리하는 데 도움을 주어 회로 표현을 명확하게 유지합니다.
• 메모리 모델링 : RAM이나 ROM과 같은 간단한 메모리 구조를 구현할 수 있습니다(다음 장에서 설명).

주의 사항

4. 다차원 배열 사용

다차원 배열 선언

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

요소 접근 및 할당

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

for 루프 사용

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

다차원 배열의 활용

• 행렬 연산이나 필터 처리가 필요한 설계에 유용합니다.
• 이미지 처리 또는 디지털 신호 처리(DSP)에서 픽셀 수준 데이터 처리를 위해 사용할 수 있습니다.
• ROM/RAM 블록 구조 및 주소‑데이터 쌍을 정리하는 데 사용됩니다.

제한 사항 및 고려점

• 합성 도구 호환성을 확인하세요. 일부 도구는 다차원 배열을 완전히 지원하지 않을 수 있습니다.
• 인스턴스화나 인터페이스와 결합할 때 제한이 적용될 수 있습니다.
• SystemVerilog과의 차이를 이해하여 호환성 문제를 방지하세요(후에 설명).

5. 배열을 이용한 메모리 모델링

메모리 모델의 기본 구문

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

메모리 쓰기 및 읽기

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• 쓰기 연산은 posedge clk에 동기화되며 조건부(we—쓰기 활성)로 수행됩니다.
• 읽기 연산은 일반적으로 assign을 사용해 조합 논리(비동기) 읽기로 구현됩니다.

메모리 초기화

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

실용적인 사용 사례

• CPU 또는 마이크로컨트롤러의 레지스터 파일
• FPGA 내부 Block RAM (BRAM)의 동작 시뮬레이션
• 캐시 메모리 동작 검증
• ROM 데이터 읽기 시뮬레이션

유의 사항

• 배열 크기가 커질수록 시뮬레이션 시간 및 합성 자원도 증가합니다.
• 설계 사양과 툴에 따라 동기식 vs 비동기식 읽기 타이밍을 신중히 선택하십시오.
• 합성을 목표로 할 경우, 툴 공급업체가 권장하는 메모리 추론 규칙을 따르세요.

6. SystemVerilog의 배열 확장

동적 배열

특징

• 실행 중에 배열 크기를 변경할 수 있습니다.
• 크기를 미리 알 수 없거나 실행 중에 변할 때 유용합니다.

선언 및 예시

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

사용 사례

• 테스트벤치에서 임시 데이터 저장
• 가변 크기 버퍼 관리

연관 배열

특징

• 인덱스를 임의의 값(정수, 문자열 등)으로 사용할 수 있습니다.
• 해시 테이블처럼 동작합니다.

선언 및 예시

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

사용 사례

• 파라미터용 설정 값 저장
• ID 또는 이름으로 값 조회

큐

특징

• FIFO(First-In, First-Out) 구조처럼 동작합니다.
• 삽입 및 삭제가 쉬워 동적 데이터 스트림에 이상적입니다.

선언 및 예시

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

사용 사례

• 임시 데이터 저장(FIFO 버퍼)
• 이벤트 처리 및 트랜잭션 관리

비교 및 활용

유의 사항

• 이러한 확장된 배열은 SystemVerilog 전용 기능이며 Verilog에서는 사용할 수 없습니다.
• 합성 지원 범위는 툴에 따라 다르며, 주로 테스트벤치에서 사용됩니다.
• FPGA 또는 ASIC을 목표로 할 경우, 구현 전에 해당 기능이 지원되는지 반드시 확인하십시오.

7. 배열 연산을 위한 모범 사례

주석과 네이밍으로 의도 명확히 하기

• 배열에 의미 있는 이름을 사용하세요: reg [7:0] sensor_data [0:7];
• 목적이나 단위를 설명하는 주석을 추가하세요:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

루프 경계에 주의하기

• 잘못된 상한값 → 범위 초과 접근(논리 오류 또는 시뮬레이터 경고)
• 루프 종료 조건에 <와 <= 중 어느 것을 사용할지 신중히 결정하세요

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

항상 명시적으로 초기화하기

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

재사용 가능한 모듈 설계

• parameter를 사용하여 배열 크기를 설정 가능하게 만들기:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• 외부 파라미터 전달을 허용하면 모듈 재사용성이 향상됩니다.

합성 가능성 고려

• Verilog 1차원 reg 배열: 일반적으로 합성 가능
• SystemVerilog 동적/연관/큐 배열: 합성 불가 (시뮬레이션 전용)

배열 vs. 모듈 적절히 사용

• 작은, 동일한 연산 → for 루프를 이용한 배열
• 기능이 다르거나 대규모 설계 → 모듈화 및 계층적 설계

8. 자주 묻는 질문 (FAQ)

Q1. Verilog에서 다차원 배열을 사용할 때 오류가 발생합니다. 왜인가요?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• 개발 환경이 Verilog 2001 이상을 지원하도록 확인하십시오.
• 제한이 남아 있다면, 계산된 인덱스를 사용한 1차원 배열로 다시 작성하십시오.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Verilog에서 배열을 사용해 RAM을 기술하면 실제 하드웨어에서 동작하나요?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• 합성 도구가 이 기술을 블록 RAM 추론으로 인식해야 합니다.
• 읽기/쓰기 타이밍(동기식 vs 비동기식) 및 접근 방식은 특정 템플릿을 따라야 하며, 그렇지 않으면 메모리를 올바르게 추론하지 못할 수 있습니다.

• FPGA/ASIC 공급업체가 제공하는 합성 가이드를 따르십시오.
• 시뮬레이션과 하드웨어 동작이 다르면 로그를 확인하고 단계별로 디버깅하십시오.

Q3. SystemVerilog의 동적 배열, 연관 배열, 큐를 실제 하드웨어에 사용할 수 있나요?

A3.

• 테스트벤치에서의 임시 데이터 저장
• 검증 환경에서의 랜덤화 또는 스코어보드 구현
• 복잡한 트랜잭션 기술

• 이러한 배열 타입을 사용하는 설계 코드는 합성 도구에서 무시되거나 오류를 발생합니다.
• 하드웨어 구현이 필요하면 reg 또는 고정 길이 1차원 배열로 변환하십시오.

9. 결론

핵심 요약

• 기본 Verilog 데이터 타입 (reg 및 wire) 을 이해하면 배열 작업 시 오류를 피할 수 있습니다.
• 1차원 배열은 데이터를 그룹화하고 메모리를 모델링하는 데 필수적인 구조입니다.
• 다차원 배열은 Verilog 2001 이후 지원되어 행렬 형태 설계를 가능하게 합니다.
• SystemVerilog는 동적 배열, 연관 배열, 큐와 같은 유연한 구조를 도입합니다(주로 시뮬레이션 및 검증용).
• 배열 처리 베스트 프랙티스(초기화, 명명 규칙, 재사용성, 합성 고려사항) 를 따르면 더 높은 품질의 코드를 작성할 수 있습니다.

실용적인 팁

다음으로 추천하는 주제

• 배열을 활용한 동적 회로 생성을 위해 generate 문 사용
• 버스 설계를 위해 interface와 배열 결합
• 배열을 이용한 FIFO, 링 버퍼, ROM 최적화 구현