Verilog for 迴圈完整教學：語法、應用範例與常見錯誤解析

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. 前言

什麼是 Verilog？

Verilog 是一種硬體描述語言（HDL：Hardware Description Language），用於設計與模擬數位電路。特別是在 FPGA 與 ASIC 的設計中被廣泛使用，可以透過程式碼來描述硬體的行為。

除了 Verilog 之外，HDL 還有 VHDL 語言，但 Verilog 的語法與 C 語言相似，學習難度相對較低，因此更容易上手。

for 迴圈的重要性

在程式語言中，「for 迴圈」用於執行重複處理。在 Verilog 中也可以活用 for 迴圈，以提升硬體設計的效率。特別是在以下情境中常被使用：

• 自動生成多個電路元件
• 在測試平台（testbench）進行模擬
• 陣列與暫存器的一次性處理

不過需要注意的是，在 Verilog 中，與一般程式語言不同，for 迴圈有「可合成」與「不可合成」的差別，因此正確使用相當重要。

本文目的

本文章將全面解析 Verilog 中 for 迴圈的基礎到進階應用，並涵蓋常見錯誤對策。透過正確使用 Verilog 的 for 迴圈，可以提升硬體設計的效率與最佳化。

閱讀本文後，你將能理解以下內容：

• for 迴圈的基本語法與用法
• for 迴圈與 generate 語句的差異
• 實際電路設計中的應用
• 在模擬與 testbench 中的運用
• 常見錯誤與對應方法

2. Verilog 中 for 迴圈的基本語法

for 迴圈的基本寫法

Verilog 的 for 迴圈與一般程式語言（如 C 語言、Python）相同，用於進行重複處理。其基本語法如下：

for (初始化; 條件式; 遞增/遞減處理) begin
    // 重複執行的內容
end

以下是一個具體範例：

module for_example;
    integer i;

    initial begin
        for (i = 0; i < 5; i = i + 1) begin
            $display("i = %d", i);
        end
    end
endmodule

執行模擬後，會得到以下輸出：

i = 0
i = 1
i = 2
i = 3
i = 4

由此可見，利用 for 迴圈能簡潔地描述固定次數的重複處理。

與其他程式語言的差異

Verilog 的 for 迴圈在基本概念上與 C 語言或 Python 的 for 迴圈類似，但仍存在一些重要差異。

特別是在 Verilog 中，使用 for 迴圈時必須意識到能否進行電路合成，因此撰寫程式碼時要特別注意。

Verilog 中 for 迴圈的限制

雖然 Verilog 的 for 迴圈看似與一般程式語言相同，但由於硬體描述的特性，仍有一些限制需要注意。

1. 迴圈變數必須是整數型別（integer）

• 在 Verilog 中，迴圈變數必須定義為 integer 型別。
• 若將 reg 或 wire 當作迴圈變數，會造成錯誤。

1. 迴圈次數必須在編譯時靜態決定

• for 迴圈的條件式不能使用變數或模擬過程中會改變的值。
• 這是因為在合成電路時，硬體資源必須固定。錯誤範例（不可合成）：

   integer i, limit;
   initial begin
       limit = $random % 10;
       for (i = 0; i < limit; i = i + 1) begin  // limit 為變數 → 無法合成
           $display("i = %d", i);
       end
   end

正確範例（可合成）：

   integer i;
   parameter LIMIT = 10;  // 使用常數
   initial begin
       for (i = 0; i < LIMIT; i = i + 1) begin
           $display("i = %d", i);
       end
   end

3. 某些情況下不會被合成

• Verilog 的 for 迴圈在模擬中能正常運行，但在實際合成時可能會被忽略。
• 特別是 initial 區塊中的 for 迴圈僅限模擬使用，並不會被合成。

3. for 迴圈與 generate 語句的差異與用法

for 與 generate 的概要

在 Verilog 中同時存在 for 與 generate 語句，它們用於不同的情境。本節將解釋兩者的角色、差異與正確的使用方式。

• for 迴圈主要用於模擬，合成時會被忽略。
• 搭配 generate 使用的 for 迴圈，則可在硬體設計時自動生成電路。

for 迴圈的具體範例（僅限模擬）

for 迴圈主要用於測試平台中的重複處理。

範例：for 迴圈模擬

module for_example;
    integer i;

    initial begin
        for (i = 0; i < 5; i = i + 1) begin
            $display("Test %d", i);
        end
    end
endmodule

模擬輸出結果：

Test 0
Test 1
Test 2
Test 3
Test 4

由此可見，for 迴圈可用於模擬時的重複處理，但無法合成為硬體電路。

for-generate 的應用

Verilog 提供 generate 語句，可用於自動生成電路。特別適合在需要產生多個相同模組時使用。

範例：使用 generate 自動生成電路

module generate_example;
    parameter WIDTH = 4;
    reg [WIDTH-1:0] data [0:3];

    genvar i;
    generate
        for (i = 0; i < 4; i = i + 1) begin : loop
            assign data[i] = i;
        end
    endgenerate
endmodule

此程式碼透過迴圈，自動生成 4 個 data 信號。

for 與 generate 的使用區分

1. 適合使用 for 的情境

• 在測試平台進行模擬
• 進行變數驅動的重複處理（不需合成）
• 使用 $display 進行偵錯與輸出

2. 適合使用 generate 的情境

• 需要動態生成硬體電路時
• 建立多個相同類型的電路
• 利用參數確保電路設計的可擴展性

4. for 迴圈的實務應用範例

Verilog 的 for 迴圈不僅能用於測試平台與模擬中的重複處理，也能應用在實際的電路設計。本節將介紹 for 迴圈的實務範例，說明在硬體設計中的具體應用方式。

for 迴圈在硬體設計中的應用

Verilog 的 for 迴圈常用於自動生成電路、初始化陣列、訊號處理等場合。以下是幾個代表性例子：

1. 自動生成多個暫存器

若手動定義大量暫存器，會降低程式可讀性且難以維護。利用 for 迴圈能讓程式碼更加簡潔。

範例：建立 8 個 4-bit 暫存器

module register_array;
    reg [3:0] registers [0:7];

    integer i;
    initial begin
        for (i = 0; i < 8; i = i + 1) begin
            registers[i] = 4'b0000;
        end
    end
endmodule

2. 自動生成多個模組實例

當需要生成多個相同功能的電路（如加法器、乘法器等）時，for-generate 語句能有效簡化程式。

範例：自動生成 4 個 AND 閘

module and_gate(input a, input b, output y);
    assign y = a & b;
endmodule

module and_array;
    wire [3:0] a, b, y;
    genvar i;

    generate
        for (i = 0; i < 4; i = i + 1) begin : and_loop
            and_gate u_and (.a(a[i]), .b(b[i]), .y(y[i]));
        end
    endgenerate
endmodule

3. 位移電路設計

利用 for 迴圈可簡潔地設計多位元的位移電路。

範例：設計 8-bit 左移電路

module shift_left(input [7:0] in, output [7:0] out);
    integer i;
    always @(*) begin
        for (i = 0; i < 7; i = i + 1) begin
            out[i+1] = in[i];
        end
        out[0] = 1'b0;  // 最低位元填 0
    end
endmodule

for 迴圈在測試平台中的應用

測試平台常需進行重複測試，for 迴圈能有效減少程式碼撰寫量。

1. 測試輸出確認

在模擬過程中，可利用 $display 與 for 迴圈方便地檢查變數值。

範例：使用迴圈顯示測試資料

module testbench;
    integer i;
    initial begin
        for (i = 0; i < 10; i = i + 1) begin
            $display("Test case %d: input = %b", i, i);
        end
    end
endmodule

2. 記憶體初始化

在設定記憶體初始值時，也能利用 for 迴圈進行批次處理。

範例：將 16 個記憶體單元清零

module memory_init;
    reg [7:0] mem [0:15];
    integer i;

    initial begin
        for (i = 0; i < 16; i = i + 1) begin
            mem[i] = 8'b00000000;
        end
    end
endmodule

小結

Verilog 的 for 迴圈在硬體設計中的自動生成與陣列處理、模擬測試等情境發揮重要作用。特別是：

• 暫存器與陣列初始化
• 模組的批量實例化
• 測試平台中的資料生成

透過合理運用，可同時提升程式的簡潔性與可讀性。

5. 常見錯誤與解決方法

在使用 Verilog 的 for 迴圈時，經常會遇到一些常見錯誤。本節將詳細說明這些錯誤的原因與對應解法。

「迴圈變數不是常數」錯誤

錯誤原因

在 Verilog 中，只有當迴圈變數是合成可用的常數時，才能生成電路。若迴圈上限使用的是變數或動態值，將導致錯誤。

錯誤範例（不可合成）

module incorrect_for;
    integer i;
    integer limit;

    initial begin
        limit = 10; // 動態決定的值
        for (i = 0; i < limit; i = i + 1) begin // limit 是變數 → 錯誤
            $display("Iteration %d", i);
        end
    end
endmodule

錯誤訊息（範例）：

Error: Loop limit must be a constant expression

解決方法

必須使用參數（parameter）或常數（localparam），確保迴圈上限在編譯時已固定。

正確範例（可合成）

module correct_for;
    parameter LIMIT = 10;
    integer i;

    initial begin
        for (i = 0; i < LIMIT; i = i + 1) begin
            $display("Iteration %d", i);
        end
    end
endmodule

巢狀 for 迴圈的問題

錯誤原因

在 Verilog 中使用巢狀 for 迴圈（for 迴圈中再嵌套 for）時，如果未妥善管理迴圈變數的作用範圍，可能會造成變數衝突與意外行為。

錯誤範例（迴圈變數衝突）

module nested_for;
    integer i, j;

    initial begin
        for (i = 0; i < 3; i = i + 1) begin
            for (i = 0; i < 3; i = i + 1) begin // 重複使用 i → 錯誤
                $display("i=%d, j=%d", i, j);
            end
        end
    end
endmodule

解決方法

巢狀 for 迴圈中應使用不同的迴圈變數，避免衝突。

正確範例

module correct_nested_for;
    integer i, j;

    initial begin
        for (i = 0; i < 3; i = i + 1) begin
            for (j = 0; j < 3; j = j + 1) begin // 使用 j → 正確
                $display("i=%d, j=%d", i, j);
            end
        end
    end
endmodule

無限迴圈

錯誤原因

如果 for 迴圈的條件永遠為真，將導致無限迴圈，使模擬無法結束。

錯誤範例（條件設錯）

module infinite_loop;
    integer i;

    initial begin
        for (i = 0; i >= 0; i = i + 1) begin // 條件永遠成立 → 無限迴圈
            $display("i=%d", i);
        end
    end
endmodule

解決方法

必須設定正確的結束條件，避免進入無窮迴圈。

正確範例

module correct_loop;
    integer i;

    initial begin
        for (i = 0; i < 10; i = i + 1) begin // 正確條件
            $display("i=%d", i);
        end
    end
endmodule

小結

使用 Verilog 的 for 迴圈時，需注意以下要點：

✅ 迴圈變數需使用常數上限（避免使用動態變數）
✅ 巢狀迴圈需使用不同變數
✅ 正確設定結束條件以避免無限迴圈

掌握這些技巧後，就能避免常見錯誤，撰寫出符合預期的程式碼。

6. Verilog for 迴圈常見問題（FAQ）

在使用 Verilog 的 for 迴圈時，從初學者到中階使用者都可能遇到疑問。本節將以 FAQ 形式，解釋 for 迴圈的基本行為、進階應用以及錯誤避免技巧。

for 與 while 的差異？

Q: 在 Verilog 中，for 與 while 有什麼不同？

A: 主要差異在於迴圈次數的決定方式。

範例：for 迴圈

integer i;
initial begin
    for (i = 0; i < 5; i = i + 1) begin
        $display("for 迴圈: i = %d", i);
    end
end

範例：while 迴圈

integer i;
initial begin
    i = 0;
    while (i < 5) begin
        $display("while 迴圈: i = %d", i);
        i = i + 1;
    end
end

for 迴圈變數能在 always 區塊中使用嗎？

Q: 可以在 always 區塊中使用 for 迴圈變數嗎？

A: 基本上不行。always 區塊中的 for 迴圈無法合成。

for 迴圈在 initial 區塊中可以使用，但若在 always 區塊中使用，需搭配 genvar 或正確的電路生成方式。

錯誤範例：always 區塊內使用 integer 迴圈變數

module incorrect_for;
    reg [3:0] data [0:7];
    integer i;

    always @(*) begin
        for (i = 0; i < 8; i = i + 1) begin // NG: 無法合成
            data[i] = i;
        end
    end
endmodule

正確範例：使用 generate

module correct_for;
    parameter N = 8;
    reg [3:0] data [0:N-1];
    genvar i;

    generate
        for (i = 0; i < N; i = i + 1) begin : loop
            assign data[i] = i;  // 可合成
        end
    endgenerate
endmodule

使用 generate 搭配 for 迴圈時要注意什麼？

Q: 在 generate 區塊中使用 for 迴圈需要注意什麼？

A: 必須使用 genvar 作為迴圈變數。

在 generate 區塊中不能使用 integer，否則會出錯。

錯誤範例：使用 integer

module incorrect_generate;
    integer i; // NG
    generate
        for (i = 0; i < 4; i = i + 1) begin
            // 錯誤
        end
    endgenerate
endmodule

正確範例：使用 genvar

module correct_generate;
    genvar i;
    generate
        for (i = 0; i < 4; i = i + 1) begin
            // 正常
        end
    endgenerate
endmodule

小結

• for 與 while 的差異： for 適合已知次數，while 適合條件驅動
• always 區塊內不支援 integer 迴圈變數
• generate 迴圈必須使用 genvar
• for 迴圈可搭配 if 條件實現不同邏輯
• 若模擬與合成結果不一致，需重新檢查程式寫法

7. 總結

本篇文章詳細解說了 Verilog 中for 迴圈的基礎、進階應用、錯誤對策與實務範例，以及常見問題。最後將for 迴圈的優點與最佳實踐方式整理如下，並提供延伸學習資源。

for 迴圈的優勢與應用總覽

1. 程式簡潔化

• 減少重複程式碼的撰寫量
• 可批次處理陣列或暫存器
• 在測試平台中可自動生成測試資料

2. 電路自動生成

• 搭配 generate 語句，可動態生成多個模組
• 支援參數化設計，提升電路擴展性

3. 測試平台效率提升

• 可自動產生測試樣本，減少人工編寫
• 結合 $display 進行偵錯更方便

使用 for 迴圈時的注意事項

為了正確運用 for 迴圈，需注意以下幾點：

✅ 迴圈變數需在編譯期決定（使用常數或參數）
✅ 理解哪些 for 迴圈可合成，哪些僅限模擬
✅ 巢狀迴圈需使用不同變數
✅ 正確設定結束條件，避免無窮迴圈
✅ 必要時使用非阻塞賦值 (<=)

進一步學習資源

📚 書籍

• 《Verilog HDL 入門》 — 初學者必備教材
• 《FPGA/PLD 入門全書》 — 想學 FPGA 設計的推薦書籍

🎥 免費線上教學

• EDA Playground — 可直接在瀏覽器中執行 Verilog 程式
• YouTube: Verilog 教學 — 透過影片學習

📄 官方文件

• IEEE 1364 Verilog 標準規範

文章總結

• 理解基本語法，區分模擬與合成的差異
• 活用 for-generate 生成模組
• 在測試平台中利用 for 迴圈提升偵錯效率
• 掌握錯誤類型並正確處理

✨ 最後

Verilog 是數位電路設計中的強大工具，特別是for 迴圈能有效簡化重複處理。若能正確運用，將大幅提升設計的靈活性與開發效率。
希望本文能幫助你更熟悉 for 迴圈，並應用在實際的硬體設計中！