精通 Verilog 中的 $display：有效的除錯與顯示控制技巧

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. 介紹：「display」在 Verilog 中的重要性與目的

「display」在 Verilog 中是什麼意思？

為什麼 $display 對 Verilog 開發至關重要？

• 提升除錯效率 ：在複雜的電路設計中，能即時觀察內部訊號是否正常運作相當關鍵。使用 $display ，即可在模擬時立即檢查感興趣的訊號值。
• 模擬可視化 ：當僅靠波形圖追蹤特定時間點的值變化可能不足時，顯示日誌提供了可靠的方式標示那些精確時刻。
• 同時有助於文件編寫 ：在向其他工程師說明設計意圖或操作規則時，加入註解式的顯示日誌可以增進程式碼的可讀性。

本文的目的與結構

1. 基本語法與使用方式 ：細緻介紹 $display 的基本語法與使用方法。
2. 與其他系統任務的比較 ：整理 $write、$strobe、$monitor 等與顯示相關任務的差異。
3. 格式化字元與進階使用技巧 ：說明 %d、%b、%h、%s 等格式化字元的使用，以及特殊的顯示技巧。
4. 實務使用範例 ：提供測試平台與程式碼範例，讓讀者能立即上手。
5. 顯示控制的應用 ：舉例說明硬體輸出（如 LCD、螢幕）與文字/影像顯示的情境。

2. $display 基礎：語法、使用情境與注意事項

$display 的基本語法

$display("string or format specifiers", signal1, signal2, ...);

• 字串部分 ：寫入欲顯示的文字或格式化字元（例如： %d、%b、%h）。
• 參數 ：列出要依照對應格式輸出的訊號名稱或變數。

$display("Time=%0t : clk=%b, reset=%b", $time, clk, reset);

$display 的使用情境

1. 掌握模擬進度 ：在設計的特定位置插入 $display ，即可驗證程式碼已執行到哪一段。
2. 訊號值驗證 ：即使波形觀測器難以直觀了解條件分支或狀態轉移，文字輸出也能讓理解變得更容易。
3. **條件訊息顯示 ：結合 if 敘述，只在特定條件成立時記錄訊息。 if (reset) $display("Reset asserted at %0t", $time);

$display 與 $write 的差異

$display("Hello");
$display("World");

Hello
World

$write("Hello");
$write("World");

HelloWorld

注意事項

1. 避免過度輸出：如果在每個時鐘週期都使用 $display，日誌會變得龐大且可讀性下降。→ 使用條件化來減少輸出。
2. 利用時間顯示：輸出 $time 或 $realtime 可讓您精確捕捉操作的時序。
3. 僅供模擬使用的任務：$display 不能用於綜合（FPGA/ASIC 實作）。它嚴格是僅供模擬的除錯工具。

3. 比較日誌輸出系統任務：$display、$write、$strobe、$monitor

$display：標準顯示任務

• 特性 會自動加入換行，每次呼叫記錄一行。
• 使用情境 最常用作為基本除錯方法；可在任何時候呼叫一次性輸出。

$write：不換行的顯示

• 特性 不會附加換行，因而在同一行持續輸出。
• 使用情境 當您想要將多個值並排顯示時很有用。
• 範例 $write("A=%d, ", a); $write("B=%d\n", b); → 輸出： A=5, B=10 。

$strobe：在模擬週期結束時輸出

• 特性 在當前步驟的所有模擬評估完成後才列印值。
• 使用情境 用於避免競爭條件（多個訊號同時變化時）。
• 範例 $strobe("Time=%0t, signal=%b", $time, sig); → 雖然 $display 可能顯示中間值，$strobe 會顯示穩定值。

$monitor：自動蹤輸出

• 特性 當任何被監控的訊號變化時自動輸出。
• 使用情境 想要持續監控一組訊號時相當方便。
• 範例 $monitor("At %0t a=%b, b=%b", $time, a, b); → 當 a 或 b 任一變化時記錄。

總結表格

有效使用技巧

• 預設使用 $display ：可讀性佳，對初學者友好。
• 需要單行合併輸出時使用 $write 。
• 在變化後需要穩定值時使用 $strobe 。
• 需要持續訊號監控時使用 $monitor 。

4. 格式說明子與進階顯示技巧

基本格式說明子

實用範例

1. 以多種格式顯示訊號 reg [7:0] data = 8'b10101010; $display("data = %b (bin), %d (dec), %h (hex)", data, data, data); → 範例輸出： data = 10101010 (bin), 170 (dec), AA (hex)
2. 檢查模組層級 $display("Current module hierarchy is %m"); → 範例輸出： Current module hierarchy is top.u1.counter
3. 顯示模擬時間 $display("Time=%0t: clk=%b", $time, clk); → 範例輸出： Time=100: clk=1

進階顯示技巧

• Zero‑padding 與欄位寬度 您可以使用 %0d 之類的格式指定零填充或欄位寬度。範例： $display("Count=%04d", count); → 輸出： Count=0012
• 有號與無號的差別 %d 以有號解讀數值， %u 以無號方式解讀。若負數未如預期顯示，請檢查並調整格式說明子。
• 多行訊息格式化 使用 \n 斷行以提升可讀性。範例： $display("Start of test\nSignal A=%b\nSignal B=%b", A, B);

注意事項

• 留意位元寬度 ：Verilog 訊號的寬度可能不同，使用 %d 可能導致截斷或符號延伸的問題。
• 處理未定義值 (X, Z) ：若包含未定義位元，使用 %b 會直接顯示 x 或 z 。

5. 實作範例：在 Test Bench 與 Module 中使用 $display

基本範例：在 Test Bench 中輸出

module tb_counter;
  reg clk;
  reg reset;
  wire [3:0] count;

  // DUT (Device Under Test)
  counter uut (
    .clk(clk),
    .reset(reset),
    .count(count)
  );

  // Clock generation
  initial begin
    clk = 0;
    forever #5 clk = ~clk;  // invert every 5 units
  end

  // Test scenario
  initial begin
    reset = 1;
    #10 reset = 0;

    #50 $finish;
  end

  // Display state
  always @(posedge clk) begin
    $display("Time=%0t | reset=%b | count=%d", $time, reset, count);
  end
endmodule

條件式顯示範例

always @(posedge clk) begin
  if (count == 4'd10) begin
    $display("Count has reached 10 (Time=%0t)", $time);
  end
end

除錯訊息範例

always @(posedge clk) begin
  if (count > 4'd12) begin
    $display("WARNING: count overflow detected! Time=%0t, value=%d", $time, count);
  end
end

同時監控多個訊號

$display("Time=%0t | clk=%b | reset=%b | A=%h | B=%h | SUM=%h",
         $time, clk, reset, A, B, SUM);

實用技巧小結

• 將 $display 放在測試平台中以視覺化進度
• 使用條件分支精緻化日誌
• 產生警告訊息以偵測異常
• 將多個訊號合併同一行以提升可讀性

6. 顯示控制應用（像素／文字／影像顯示）

顯示控制的基本概念

• HSYNC（水平同步） ：表示每一行結束的訊號
• VSYNC（垂直同步） ：表示每一影格結束的訊號
• RGB 資料 ：代表每個像素顏色的訊號（例如 8 位元 × 3 = 24 位元顏色）

範例 1：顯示彩條

always @(posedge clk) begin
  if (h_counter < 100)       rgb <= 24'hFF0000; // red
  else if (h_counter < 200)  rgb <= 24'h00FF00; // green
  else if (h_counter < 300)  rgb <= 24'h0000FF; // blue
  else                       rgb <= 24'h000000; // black
end

範例 2：文字顯示

// Referencing the pattern of 'A' from the font ROM and displaying
if (font_rom[char_code][y][x] == 1'b1)
    rgb <= 24'hFFFFFF;  // white for display
else
    rgb <= 24'h000000;  // black background

範例 3：影像顯示

rgb <= image_rom[addr];  // Retrieve color data from ROM

與除錯 $display 的差異

• $display 為 文字輸出（僅限模擬）
• 顯示控制則是 視訊訊號產生（可硬體實作）

• 「我想在模擬期間驗證行為」→ 使用 $display
• 「我想在 FPGA 上輸出到實際螢幕」→ 設計視訊訊號邏輯

應用擴展

• 在學習 FPGA 開發板時，Verilog 常用於 七段 LED 顯示 或 小型 LCD 顯示 。
• 進一步發展，您可以構建支援 VGA/HDMI 輸出 的系統，用於遊戲開發或 GUI 顯示。
• 結合 $display 與顯示控制邏輯的知識，您即可在模擬與實體硬體中同時處理「顯示」功能。

7. 依據應用情境的適當使用與技巧

模擬中的使用

1. $display 作為除錯日誌
   • 使用 $display 輸出關鍵變數或訊號，以檢查設計是否如預期運作。
   • 透過日誌驗證「特定條件下的值」或「計數器達到某點」相當有效率。
2. 避免過度輸出
   • 每個時脈週期都輸出會淹沒日誌並降低可讀性。請縮小條件範圍。
   • 範例： if (state == ERROR) $display("Error occured at %0t", $time);
3. 區分不同任務
   • $monitor → 用於持監看訊號
   • $strobe → 當需要輸出穩定值時 * $write → 用於格式化的水平輸出

硬體顯示控制的使用

1. 學習用的七段顯示
   • 在 FPGA 初學者專案中，將計數器值顯示於七段 LED 是常見做法。
   • 結合 $display 的模擬輸出，可加深對顯示與模擬差異的理解。
2. LCD 或 VGA 顯示器控制
   • 使用字型 ROM 或影像 ROM 來顯示文字或圖像。
   • 同時在模擬中使用 $display，可雙重驗證視訊訊號產生是否正確。
3. 硬體除錯覆疊 您可以在實際的視訊輸出上覆疊「計數器值」、「座標」或「除錯訊息」。
   • 在 FPGA 開發中，常會將「螢幕本身」作為除錯工具。

實用技巧

• 先模擬 → 硬體流程 先使用 $display 於模擬中驗證行為，之後再移至硬體實作的顯示控制邏輯。
• 同時使用日誌與波形 來自 $display 的文字日誌會指出「事件發生時間」，而波形則顯示「詳細轉換」。兩者結合可提升除錯精度。
• 統一團隊開發的訊息格式 標準化 $display 訊息格式（前綴、時間顯示等）可讓多人協作時的日誌分析更為容易。

摘要

• $display 類型的任務是僅供模擬使用的「觀測工具」
• 顯示控制則是硬體實作的「顯示方法」
• 依需求適當使用並結合兩者，可提升開發效率

8. 常見問題 (FAQ)

Q1. $display 與 $monitor 有何差異？

• 單次除錯 → $display
• 持續監控 → $monitor

Q2. 何時該使用 $strobe？

Q3. 格式指定子 %m 有什麼用途？

$display("Current module: %m");

Current module: top.u1.counter

Q4. 我的日誌因使用大量 $display 而變得龐大，該怎麼辦？

• 使用 if 敘述過濾輸出
• 僅輸出錯誤偵測或特定事件
• 使用 $monitor 只監看最少必要的訊號
• 輸出至日誌檔，於分析時再套用過濾工具

Q5. $display 可以用於綜合 (FPGA/ASIC) 嗎？

Q6. 如何在實體硬體上顯示文字或影像？

• 七段顯示器 → 用於簡單的數字或字元顯示
• VGA / LCD → 產生 HSYNC、VSYNC、RGB 訊號並加以控制
• 文字 → 使用字型 ROM 輸出點陣圖案
• 影像 → 將點陣圖存於 ROM 或外部記憶體，依序輸出像素

9. 結論與後續步驟

本文摘要

1. $display 基礎
   • 一個模擬使用的任務，可類比 C 語言 printf 來顯示訊號或變數。
2. 與相關任務的差異
   • $write → 顯示但不換行
   • $strobe → 在模擬週期結束時輸出穩定值
   • $monitor → 自動監看訊號變化並輸出
3. 使用格式指定子
   • 透過 %b、%d、%h、%m、%t 等，可產生更清晰、實用的日誌。
4. 實作範例
   • 在測試平台中插入 $display 以監控執行進度。
   • 使用條件訊息提升除錯效率。
5. 顯示控制的應用
   • $display 僅限模擬；硬體實作則以 HSYNC、VSYNC、RGB 輸出文字/影像。
   • 從學習七段顯示器到進階 VGA/HDMI 控制，皆有延伸可能。

後續步驟

• 進階至 SystemVerilog → 在繼任語言 SystemVerilog 中，你可以使用更進階的除錯功能（斷言、增強的 $display 等）。
• 結合波形檢視器 → 結合 $display 日誌與波形資料，你可以同時分析數值與變化，提升除錯精度。
• 學習輸出 → 在小型 FPGA 開發板專案中嘗試將資訊輸出至 7 段顯示器或 LCD，體驗「模擬顯示」與「硬體顯示控制」之間的差異。 應用於團隊開發* → 透過統一 $display 訊息格式，可提升多人開發時的日誌分析效率。

結語