Verilog function là gì? Hướng dẫn cơ bản và ví dụ thực tế cho thiết kế mạch số

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Verilog function là gì? (Khái niệm cơ bản và vai trò)

Function là gì?

Đặc điểm của function

• Có thể có một hoặc nhiều đầu vào (chỉ sử dụng input)
• Chỉ có một đầu ra (giá trị trả về)
• Không thể chứa độ trễ thời gian (ví dụ #10)
• Bên trong function luôn mô tả logic tổ hợp (combinational logic)
• Function được định nghĩa bên ngoài khối always và được đánh giá ngay lập tức, khác với task

Khi nào sử dụng Verilog function

1. Mô tả mạch tổ hợp

2. Tăng khả năng tái sử dụng mã

3. Giảm lỗi thiết kế

Sự khác nhau giữa function và task

Khi nên dùng function

• Cần kết quả tính toán ngay
• Xử lý logic không có độ trễ
• Xử lý đơn giản trả về một giá trị duy nhất

Khi nên dùng task

• Có độ trễ thời gian (ví dụ #10)
• Cần nhiều đầu ra
• Xử lý debug trong mô phỏng (ví dụ ghi log)

Tóm tắt

• Verilog function là hàm nhận đầu vào và trả về một giá trị duy nhất.
• Phù hợp cho mô tả mạch tổ hợp, không hỗ trợ độ trễ.
• Giúp giảm mã lặp lại, cải thiện khả năng đọc.
• Khác với task, cần chọn đúng tùy trường hợp.

2. Cách viết Verilog function 【Ví dụ đơn giản cho người mới bắt đầu】

Cú pháp cơ bản của function

function [độ_rộng_đầu_ra] tên_function;
    input [độ_rộng_đầu_vào] tên_input1, tên_input2, ...;
    begin
        tên_function = biểu_thức_tính_toán;
    end
endfunction

Điểm cần chú ý

• Khai báo bằng từ khóa function
• Biến có cùng tên với function chính là giá trị trả về
• Khai báo đầu vào với input (không dùng output hay inout)
• Xử lý logic được viết trong begin ... end
• Function được định nghĩa ngoài khối always

Ví dụ đơn giản về Verilog function

module example;
    function [7:0] add_function;
        input [7:0] a, b;
        begin
            add_function = a + b;
        end
    endfunction

    reg [7:0] x, y, sum;

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5
        sum = add_function(x, y);
        $display("Sum: %d", sum); // Sum: 17
    end
endmodule

Giải thích

• add_function nhận 2 đầu vào 8-bit a, b và trả về tổng
• Dùng sum = add_function(x, y); để gọi hàm và gán kết quả
• Bên trong khối initial sử dụng $display để in kết quả

Khai báo đầu vào và đầu ra trong function

Khai báo đầu vào

function [7:0] my_function;
    input [7:0] in1, in2;
    begin
        my_function = in1 & in2; // Phép AND
    end
endfunction

Function có điều kiện rẽ nhánh

function [3:0] max_function;
    input [3:0] a, b;
    begin
        if (a > b)
            max_function = a;
        else
            max_function = b;
    end
endfunction

Tóm tắt

• Định nghĩa bằng từ khóa function và trả về một giá trị duy nhất
• Chỉ có thể dùng input (không dùng output)
• Kết quả trả về bằng cách gán cho tên_function
• Có thể sử dụng điều kiện if hoặc case

3. Cách sử dụng Verilog function 【Kèm ví dụ thực tế】

Cách gọi function

module function_example;
    function [7:0] xor_function;
        input [7:0] a, b;
        begin
            xor_function = a ^ b;
        end
    endfunction

    reg [7:0] x, y, result;

    initial begin
        x = 8'b11001100;
        y = 8'b10101010;
        result = xor_function(x, y); // gọi function
        $display("XOR Result: %b", result); // XOR Result: 01100110
    end
endmodule

Điểm cần nhớ

• Gọi function bằng cú pháp biến = function(tham_số);
• Có thể dùng trong khối always hoặc initial
• Hoạt động như mạch tổ hợp (combinational logic)

Sử dụng function trong mạch tổ hợp

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // sử dụng function

    initial begin
        select = 2'b01;
        #10; // thêm độ trễ để quan sát trong mô phỏng
        $display("Decoded Output: %b", decoded_output); // Decoded Output: 0010
    end
endmodule

Giải thích

• decoder nhận đầu vào 2-bit và chuyển thành đầu ra 4-bit
• Dùng case để quyết định đầu ra theo giá trị đầu vào
• assign dùng để gán đầu ra của function cho decoded_output → Function có thể được dùng như một phần của mạch tổ hợp

Sự khác nhau giữa always và function 【Bảng so sánh】

Nguyên tắc sử dụng

• Dùng function cho các phép toán logic đơn giản (mạch tổ hợp)
• Dùng always cho các mạch có trạng thái (flip-flop, bộ đếm)
• Nếu cần độ trễ (#10), hãy dùng always thay vì function

Tóm tắt cách sử dụng Verilog function

4. Ứng dụng của Verilog function (Thiết kế Decoder và ALU)

Triển khai function cho Decoder (2-to-4 Decoder)

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // sử dụng function

    initial begin
        select = 2'b00; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b01; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b10; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b11; #10;
        $display("Decoded Output: %b", decoded_output);
    end
endmodule

Triển khai function cho ALU (Cộng, Trừ, AND, OR)

module alu_example;
    function [7:0] alu;
        input [7:0] a, b;
        input [1:0] op; // tín hiệu điều khiển 2-bit
        begin
            case (op)
                2'b00: alu = a + b; // Cộng
                2'b01: alu = a - b; // Trừ
                2'b10: alu = a & b; // AND
                2'b11: alu = a | b; // OR
                default: alu = 8'b00000000;
            endcase
        end
    endfunction

    reg [7:0] x, y;
    reg [1:0] opcode;
    wire [7:0] result;

    assign result = alu(x, y, opcode); // gọi function

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5

        opcode = 2'b00; #10;
        $display("Addition Result: %d", result); // 12 + 5 = 17

        opcode = 2'b01; #10;
        $display("Subtraction Result: %d", result); // 12 - 5 = 7

        opcode = 2'b10; #10;
        $display("AND Result: %b", result); // AND

        opcode = 2'b11; #10;
        $display("OR Result: %b", result); // OR
    end
endmodule

Tóm tắt

5. Lưu ý khi sử dụng Verilog function

Không thể gọi đệ quy

❌ Ví dụ sai: Hàm có đệ quy

function [3:0] factorial;
    input [3:0] n;
    begin
        if (n == 0)
            factorial = 1;
        else
            factorial = n * factorial(n - 1); // ❌ không hợp lệ
    end
endfunction

✅ Giải pháp: dùng vòng lặp

task factorial_task;
    input [3:0] n;
    output [15:0] result;
    integer i;
    begin
        result = 1;
        for (i = 1; i <= n; i = i + 1)
            result = result * i;
    end
endtask

Không thể dùng độ trễ (#10) trong function

❌ Ví dụ sai: dùng độ trễ trong function

function [7:0] delay_function;
    input [7:0] in;
    begin
        #10; // ❌ không hợp lệ
        delay_function = in + 1;
    end
endfunction

✅ Giải pháp: dùng always hoặc task

task delay_task;
    input [7:0] in;
    output [7:0] out;
    begin
        #10;
        out = in + 1;
    end
endtask

Phân biệt function và task

Khi nên dùng function

Khi nên dùng task

Function không thể định nghĩa trong always

❌ Ví dụ sai: định nghĩa function trong always

always @(a or b) begin
    function [7:0] my_function; // ❌ không hợp lệ
        input [7:0] x, y;
        begin
            my_function = x + y;
        end
    endfunction
end

✅ Cách đúng

function [7:0] add_function;
    input [7:0] x, y;
    begin
        add_function = x + y;
    end
endfunction

always @(a or b) begin
    result = add_function(a, b); // ✅ gọi function
end

Tóm tắt

6. 【FAQ】Các câu hỏi thường gặp về Verilog function

Khác nhau giữa function và task?

Q. Sự khác nhau giữa Verilog function và task là gì? Khi nào nên dùng?

A. Function dùng để trả về một giá trị duy nhất ngay lập tức, trong khi task có thể có nhiều đầu ra hoặc chứa độ trễ.

Khi nên dùng function

Khi nên dùng task

Có thể dùng reg trong function?

Q. Có thể khai báo reg trong function không?

A. Không thể, nhưng có thể dùng integer thay thế.

function [7:0] multiply;
    input [3:0] a, b;
    integer temp;
    begin
        temp = a * b;
        multiply = temp;
    end
endfunction

Khi nào nên dùng function?

Q. Function phù hợp dùng trong trường hợp nào?

A. Function phù hợp cho các phép toán đơn giản hoặc mô tả mạch tổ hợp.

• Phép toán số học (cộng, trừ, logic)
• Decoder hoặc Encoder
• So sánh giá trị (tìm max, min)
• Kiểm tra lỗi (ví dụ parity check)

Có thể gọi function khác bên trong function không?

Q. Có thể gọi một function khác trong function không?

A. Có thể, nhưng cần cẩn thận về sự phụ thuộc giữa các function.

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

function [7:0] double_add;
    input [7:0] x, y;
    begin
        double_add = add(x, y) * 2; // gọi function khác
    end
endfunction

Phân biệt function và always?

Q. Nên dùng function hay always trong Verilog?

A. Function dùng cho mạch tổ hợp, còn always dùng cho mạch tuần tự.

✅ Function (mạch tổ hợp)

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

✅ Always (mạch tuần tự)

always @(posedge clk) begin
    sum <= a + b; // hoạt động như flip-flop
end

Tóm tắt