Verilog là gì? Hướng dẫn nền tảng đến thực hành: cú pháp, ví dụ, mô phỏng & thiết kế FPGA/ASIC

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Verilog là gì? Tổng quan và mục đích sử dụng

Định nghĩa cơ bản về Verilog

Vai trò của Verilog trong thiết kế mạch số

• Thiết kế FPGA: FPGA là thiết bị có tính linh hoạt cao. Với Verilog, bạn có thể tự do định nghĩa chức năng của FPGA và sử dụng như một thiết bị có thể lập trình lại.
• Thiết kế ASIC: ASIC là vi mạch tích hợp chuyên dụng cho mục đích cụ thể. Dùng Verilog để thiết kế IC tùy biến.
• Mô phỏng: Mạch được mô tả bằng Verilog có thể mô phỏng trên phần mềm để kiểm tra hành vi trước. Nhờ đó phát hiện và sửa lỗi sớm.

Nội dung học được và đối tượng độc giả

1. Cú pháp cơ bản của Verilog và những nền tảng thiết kế
2. Các ví dụ thực hành và cách gỡ lỗi (debug)
3. Giới thiệu tài nguyên và công cụ hỗ trợ học

• Người mới bắt đầu với Verilog/HDL
• Kỹ sư muốn bắt đầu thiết kế FPGA/ASIC
• Nhà thiết kế hay sinh viên muốn ôn tập kiến thức nền

2. Cú pháp và khái niệm cơ bản của Verilog

Cú pháp và cơ chế hoạt động cơ bản

Định nghĩa và cách dùng mô-đun (module)

module AND_gate (
    input wire a, // 入力a
    input wire b, // 入力b
    output wire y // 出力y
);
    assign y = a & b; // AND演算
endmodule

Các kiểu dữ liệu và cách chọn (phân biệt wire, reg)

• wire: Biểu diễn dây nối/tín hiệu, dùng để kết nối giữa các phần của mạch.
• reg: Biểu diễn thanh ghi, dùng để lưu giữ giá trị đồng bộ theo xung nhịp.

module Example (
    input wire clk,    // クロック入力
    input wire rst,    // リセット入力
    input wire a,      // 入力a
    output reg y       // 出力y
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            y <= 0;    // リセット時、出力を0に
        else
            y <= a;    // クロック時、入力aを出力yに代入
    end
endmodule

Cấu trúc điều khiển (if, case) và lưu ý khi mô phỏng

Cách dùng if

always @(posedge clk) begin
    if (a == 1'b1)
        y <= 1'b0;  // aが1の場合、yを0に設定
    else
        y <= 1'b1;  // それ以外の場合、yを1に設定
end

Cách dùng case

always @(state) begin
    case (state)
        2'b00: y = 1'b0;
        2'b01: y = 1'b1;
        2'b10: y = 1'b0;
        2'b11: y = 1'b1;
        default: y = 1'bx; // 不明な状態
    endcase
end

Những khái niệm nền tảng người mới nên biết

Khác biệt giữa gán chặn (=) và gán không chặn (<=)

• Gán chặn (blocking, =): Thực thi tuần tự từng câu lệnh.
• Gán không chặn (non-blocking, <=): Cập nhật song song/đồng thời.

always @(posedge clk) begin
    a = b;     // ブロッキング代入
    c <= d;    // ノンブロッキング代入
end

Tư duy xử lý song song và cách mô tả

always @(posedge clk) begin
    a <= b + 1;
end

always @(posedge clk) begin
    c <= d - 1;
end

Khác biệt giữa mô phỏng và tổng hợp

• Mô phỏng: Kiểm chứng trên phần mềm xem mạch hoạt động như mong đợi.
• Tổng hợp: Chuyển thiết kế sang phần cứng thực thi.

3. Tính năng chính và đặc điểm của Verilog

Đặc điểm của Verilog và khác biệt với các HDL khác

Thế mạnh của Verilog

1. Cú pháp đơn giản

• Cú pháp giống C, dễ tiếp cận với kỹ sư có kinh nghiệm lập trình.
• Các thành phần cơ bản như module, kiểu dữ liệu, toán tử… trực quan, thân thiện với người mới.

1. Hỗ trợ rộng rãi

• Được hỗ trợ chuẩn trong các công cụ FPGA/ASIC (Vivado, ModelSim…).
• Nhiều tài nguyên học tập và cộng đồng giúp người mới nhanh tiến bộ.

1. Phương pháp thiết kế linh hoạt

• Trung tâm là thiết kế RTL, hỗ trợ từ mức thấp đến mức cao.

So sánh với VHDL và SystemVerilog

• Khác VHDL: VHDL chặt chẽ nên giảm lỗi, còn Verilog đơn giản, ít dòng, hiệu quả hơn.
• Khác SystemVerilog: SystemVerilog là siêu tập của Verilog, bổ sung mạnh về kiểm chứng và OOP.

Các ví dụ sử dụng Verilog

Vai trò của Verilog trong thiết kế FPGA

1. Prototyping

• Kiểm chứng hành vi mạch ở giai đoạn đầu phát triển.
• Thiết kế thử nhanh và linh hoạt trước thay đổi đặc tả.

1. Kiểm chứng hoạt động

• Mô phỏng bằng Verilog để phát hiện lỗi sớm.
• Tạo testbench trong công cụ (vd: ModelSim) để kiểm tra mạch.

Quy trình mô phỏng mạch

1. Mô tả mạch

• Viết Verilog cho đối tượng thiết kế.

1. Tạo testbench

• Định nghĩa môi trường kiểm thử. Ví dụ testbench đơn giản:

module Testbench;
    reg a, b;
    wire y;

    // テスト対象のモジュールをインスタンス化
    AND_gate uut (
        .a(a),
        .b(b),
        .y(y)
    );

    initial begin
        // テストパターンの適用
        a = 0; b = 0;
        #10; a = 0; b = 1;
        #10; a = 1; b = 0;
        #10; a = 1; b = 1;
        #10;
    end
endmodule

3. Chạy mô phỏng

• Thực thi testbench trong trình mô phỏng và kiểm tra hành vi.

3. Phân tích kết quả

• Phân tích đầu ra mô phỏng để khoanh vùng vấn đề thiết kế.

4. Ví dụ thiết kế thực hành với Verilog

Học qua các đoạn mã mẫu

Ví dụ bộ đếm (counter) kèm giải thích

module Counter (
    input wire clk,    // クロック入力
    input wire rst,    // リセット入力
    output reg [3:0] count // 4ビットのカウンタ出力
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            count <= 4'b0000; // リセット時にカウンタを0にする
        else
            count <= count + 1; // クロックが立ち上がるたびにカウンタをインクリメント
    end
endmodule

1. clk là xung nhịp điều khiển thời điểm hoạt động.
2. rst là tín hiệu đặt lại, khởi tạo bộ đếm.
3. Giá trị 4 bit (0–15) tăng theo cạnh lên của xung nhịp.

Mạch chuyển trạng thái (FSM) và ứng dụng

module FSM (
    input wire clk,    // クロック入力
    input wire rst,    // リセット入力
    input wire in,     // 状態遷移のトリガー
    output reg [1:0] state // 現在の状態
);
    // 状態定義
    localparam STATE0 = 2'b00,
               STATE1 = 2'b01,
               STATE2 = 2'b10;

    always @(posedge clk or posedge rst) begin
        if (rst)
            state <= STATE0; // 初期状態
        else begin
            case (state)
                STATE0: state <= (in) ? STATE1 : STATE0;
                STATE1: state <= (in) ? STATE2 : STATE0;
                STATE2: state <= (in) ? STATE0 : STATE1;
                default: state <= STATE0;
            end
        end
    end
endmodule

1. Dùng localparam để định nghĩa trạng thái.
2. Dùng case để chuyển trạng thái dựa trên in.
3. Áp dụng cho các hệ thống điều khiển đơn giản hoặc sinh tín hiệu.

Thiết kế bộ cộng đơn giản (dành cho người mới)

module Adder (
    input wire [1:0] a, // 2ビットの入力a
    input wire [1:0] b, // 2ビットの入力b
    output wire [2:0] sum // 3ビットの出力（最大値が3ビットになるため）
);
    assign sum = a + b; // 加算処理
endmodule

1. Dùng assign để thực hiện phép cộng.
2. Ngõ ra 3 bit để tính đến trường hợp nhớ (carry).
3. Bộ cộng là nền tảng cho các mạch xử lý số.

Vấn đề thường gặp và cách khắc phục

Lỗi thường gặp khi mô phỏng/tổng hợp

1. Lỗi khi mô phỏng

• Ví dụ: Tín hiệu trở thành x (không xác định).
• Nguyên nhân: Thiếu khởi tạo hoặc nối kết mô-đun sai.
• Khắc phục: Đặt giá trị khởi tạo rõ ràng hoặc khởi tạo trong testbench.

1. Lỗi khi tổng hợp

• Ví dụ: Cú pháp không thể tổng hợp (vd: initial).
• Nguyên nhân: Dùng cấu trúc không được công cụ tổng hợp hỗ trợ.
• Khắc phục: Dùng cấu trúc có thể tổng hợp (vd: always).

Cách dùng công cụ debug

1. Trình mô phỏng (vd: ModelSim)

• Xem kết quả mô phỏng dưới dạng sóng để kiểm tra thời điểm và hành vi tín hiệu.

1. Waveform viewer

• Quan sát thay đổi tín hiệu vào/ra để xác định vấn đề.

1. Thông điệp debug

• Dùng display để in thông tin kiểm tra giá trị/trạng thái:

   initial begin
       $display("Initial state: %b", state);
   end

5. Tài nguyên và công cụ để học Verilog

Tài nguyên khuyến nghị

Sách và tutorial trực tuyến cho người mới

1. Sách

• “HDLによるデジタル設計入門”
  • Sách tiếng Nhật so sánh các khái niệm cơ bản Verilog/VHDL.
• “Verilog HDL: A Guide to Digital Design and Synthesis”
  • Tiếng Anh, hệ thống từ cơ bản đến thực hành.
• “Digital Design and Verilog HDL Fundamentals”
  • Cho người mới đến trung cấp, giải thích chi tiết thiết kế số bằng Verilog.

1. Tutorial trực tuyến

• YouTube
  • Nhiều video miễn phí bằng tiếng Nhật/Anh; có thể học qua chạy mã thực tế.
  • Ví dụ: “Verilog入門”, “FPGA設計の基本”.
• Website
  • EDA Playground: Môi trường thử mã Verilog ngay trên trình duyệt.
  • ASIC World: Từ cú pháp cơ bản đến ví dụ thiết kế thực tiễn.

Khóa học video và tài liệu thực hành

1. Udemy

• Khóa “Verilog for Beginners”, “Học thiết kế FPGA”… học qua video và thực hành.
• Có phí nhưng nội dung có hệ thống, phù hợp người mới.

1. Coursera

• Cung cấp khóa đại học chuyên về thiết kế phần cứng; từ nền tảng đến nâng cao.

Công cụ hỗ trợ phát triển

Công cụ mô phỏng/mô hình (ModelSim, Vivado…)

1. ModelSim

• Công cụ mô phỏng Verilog kinh điển; dùng để kiểm tra sóng và hành vi tín hiệu.
• Đặc điểm
  • Giao diện thân thiện cho người mới.
  • Waveform viewer trực quan, tối ưu cho debug.

1. Vivado

• Công cụ của Xilinx cho thiết kế FPGA dùng Verilog.
• Đặc điểm
  • Tích hợp từ RTL, mô phỏng, tổng hợp đến triển khai.
  • Kết nối mượt với board FPGA (Zynq, Artix…).

Cách chọn công cụ tổng hợp và triển khai

1. Quartus Prime

• Công cụ của Intel cho FPGA; có bản miễn phí cho người mới.
• Ưu điểm
  • Biểu diễn sơ đồ mạch trực quan.
  • Dễ tích hợp với dòng Cyclone.

1. ISE Design Suite

• Công cụ Xilinx cũ cho FPGA đời trước; phù hợp môi trường giáo dục.
• Ưu điểm
  • Tối ưu cho các board học tập (vd: Basys 2).

6. Câu hỏi thường gặp (FAQ) về Verilog

Người mới nên học Verilog như thế nào?

Câu hỏi: Tôi mới bắt đầu học Verilog, nên tiến hành ra sao?

Trả lời:

1. Bắt đầu từ nền tảng:

• Hãy thiết kế các mạch đơn giản (AND, OR). Nắm cú pháp cơ bản và cách dùng module.

1. Tận dụng công cụ mô phỏng:

• Dùng ModelSim/Vivado để kiểm tra mã. Thực hành mô phỏng giúp hiểu sâu.

1. Dùng tài nguyên đáng tin:

• Tận dụng sách/tutorial (xem mục “5. Tài nguyên và công cụ”).

1. Thử dự án nhỏ:

• Sau nền tảng, hãy thực hiện bộ đếm 4 bit hoặc FSM để rèn kỹ năng.

Nên chọn VHDL hay Verilog?

Câu hỏi: Nên học VHDL hay Verilog? Dùng trong trường hợp nào?

Trả lời:

1. Khi chọn Verilog:

• Cú pháp đơn giản, thân thiện với người mới hoặc người có nền C.
• Dùng rộng rãi trong prototyping và thiết kế FPGA.

1. Khi chọn VHDL:

• Phù hợp hệ thống quan trọng, yêu cầu thiết kế chặt chẽ, quy mô lớn.
• Ngữ pháp chặt giúp hạn chế lỗi thiết kế.

1. Tiêu chí chọn:

• Dễ học: Verilog phù hợp người mới.
• Yêu cầu dự án: Theo ngôn ngữ mà dự án sử dụng.
• Hỗ trợ công cụ: Đa số công cụ hỗ trợ cả hai; chọn theo mục tiêu (FPGA/ASIC).

Những lỗi người mới hay mắc?

Câu hỏi: Lỗi thường gặp khi học Verilog là gì? Làm sao tránh?

Trả lời:

1. Thiếu khởi tạo:

• Trong mô phỏng, tín hiệu dễ thành x (không xác định).
• Khắc phục: Luôn đặt giá trị ban đầu hoặc khởi tạo trong testbench.

   initial begin
       signal = 0; // 信号を初期化
   end

2. Nhầm lẫn giữa gán chặn và không chặn:

• Dùng lẫn = và <= có thể gây hành vi không mong muốn.
• Khắc phục: Trong khối always đồng bộ, hãy dùng <=.

2. Trộn mã có thể tổng hợp với mã chỉ để mô phỏng:

• Dùng initial trong phần tổng hợp sẽ gây lỗi.
• Khắc phục: Tách bạch mã tổng hợp và mã mô phỏng.

2. Chưa hiểu rõ xử lý song song:

• Verilog mô tả mạch song song, dễ bị nhầm với xử lý tuần tự kiểu phần mềm.
• Khắc phục: Nắm vững khái niệm song song và vai trò các khối always độc lập.

7. Học Verilog để bước tiếp

Ôn tập và chuẩn bị giai đoạn tiếp theo

Ôn tập

• Nắm cú pháp cơ bản: Kiểm tra khả năng mô tả module, kiểu dữ liệu, cấu trúc điều khiển.
• Nắm ví dụ thực hành: Qua bộ đếm/FSM, có thể tự tạo mạch số cơ bản.
• Dùng công cụ: Làm quen mô phỏng và debug bằng ModelSim/Vivado.

Chuẩn bị bước tiếp

• Nếu đã vững nền tảng, bạn sẵn sàng cho chủ đề nâng cao.
• Làm theo các bước sau để tích lũy kỹ năng mới.

Tiến tới thiết kế FPGA

Học nền tảng FPGA

1. Chuẩn bị board FPGA

• Board cho người mới: Basys 3, Nexys A7 (Digilent).
• Lý do: Nhiều tài liệu, dễ tích hợp với Vivado.

1. Bắt đầu từ dự án cơ bản

• Nháy LED, điều khiển nút nhấn…
• Qua phân chia xung (clock divider) và điều khiển nhiều ngõ vào, học nền tảng thiết kế FPGA.

1. Tiến tới hệ thống phức tạp

• Tích hợp nhiều FSM, thiết kế giao tiếp bộ nhớ để mở rộng kỹ năng.

Chuyển sang SystemVerilog

Lý do học SystemVerilog

• SystemVerilog mở rộng Verilog, hỗ trợ kiểm chứng nâng cao và lập trình hướng đối tượng.
• Đặc biệt mạnh khi tạo testbench và thiết kế hệ thống lớn.

Các chủ đề nên học

1. Testbench hướng lớp

• Hỗ trợ kiểm thử ngẫu nhiên và phân tích độ phủ (coverage).

1. Dùng interface

• Đơn giản hóa mô tả giao tiếp giữa mô-đun phức tạp.

1. Cấu trúc điều khiển mở rộng

• unique, priority… giúp tăng an toàn thiết kế.

Tham gia dự án thực tế

Tham gia dự án mã nguồn mở

• Thiết kế bộ xử lý RISC-V
• Mô-đun DSP đơn giản

Bắt đầu dự án riêng

• Thiết kế số trong lĩnh vực bạn quan tâm.
• Ví dụ: Đồng hồ số, bộ xử lý âm thanh, mạch lọc tín hiệu.

Đề xuất bước học tiếp theo

Nâng cao kỹ năng thiết kế

1. Thiết kế pipeline

• Nền tảng cho bộ xử lý nhanh và mạch xử lý tín hiệu.

1. Hiểu về miền xung nhịp (clock domain)

• Trao đổi tín hiệu giữa các mô-đun có tốc độ xung khác nhau.

1. Thiết kế tiết kiệm điện

• Áp dụng kỹ thuật tối ưu điện năng để có kỹ năng thực tế hơn.

Thuật ngữ sử dụng (Glossary)

• HDL (Hardware Description Language): Ngôn ngữ mô tả phần cứng.
• FPGA: Mảng cổng có thể lập trình hiện trường.
• ASIC: Vi mạch tích hợp chuyên dụng.
• Mô phỏng (simulation): Kiểm chứng hành vi mạch trên phần mềm.
• Tổng hợp (synthesis): Chuyển thiết kế sang dạng phần cứng thực thi.
• RTL: Mức truyền thanh ghi (Register Transfer Level).
• wire: Dây/tín hiệu kết nối giữa các phần tử.
• reg: Thanh ghi lưu giá trị theo xung nhịp.
• Blocking / Non-blocking assignment: Gán chặn (=) / gán không chặn (<=).
• FSM: Máy trạng thái hữu hạn.