Verilog assign: Giải thích chi tiết cho người mới bắt đầu với ví dụ dễ hiểu

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Câu lệnh assign trong Verilog là gì? 【Giải thích cho người mới bắt đầu】

Verilog HDL là gì?

Vai trò của câu lệnh assign là gì?

assign out = in1 & in2;

assign trong mạch tổ hợp

• Mạch tổ hợp: đầu ra thay đổi ngay khi đầu vào thay đổi (ví dụ: bộ cộng, cổng logic)
• Mạch tuần tự: sử dụng clock hoặc phần tử nhớ để lưu trạng thái theo thời gian (ví dụ: flip-flop, bộ đếm)

Tại sao assign quan trọng với người mới bắt đầu?

Tóm tắt: Nắm vững nền tảng của assign

2. Cú pháp cơ bản và cách viết assign trong Verilog

Cú pháp cơ bản của assign

assign tín_hiệu_đầu_ra = biểu_thức;

Ví dụ điển hình ①: Phép toán logic đơn giản

assign and_out = a & b;   // Cổng AND
assign or_out  = a | b;   // Cổng OR
assign xor_out = a ^ b;   // Cổng XOR

Ví dụ điển hình ②: Thao tác trên từng bit

assign upper_4bits = data[7:4];          // Lấy 4 bit cao
assign lower_4bits = data[3:0];          // Lấy 4 bit thấp
assign combined = {data1[3:0], data2[3:0]};  // Ghép 2 nhóm 4 bit thành 8 bit

Ý nghĩa của “gán liên tục” trong assign

Gán với độ trễ trong assign

assign #5 out = a & b;  // Kết quả được xuất ra sau 5 đơn vị thời gian

Ví dụ assign với biểu thức điều kiện

assign out = sel ? data1 : data2;

Tóm tắt: Nắm vững cách viết assign

3. Mối quan hệ giữa assign và wire｜Từ khai báo đến sử dụng

Mối quan hệ cơ bản giữa assign và wire

wire là gì? ─ Hình ảnh như “dây nối” vật lý

wire a, b, out;

assign out = a & b;  // out luôn bằng AND của a và b

Sự khác biệt với reg: Tại sao assign không dùng được?

reg out;
assign out = a & b;  // Lỗi! assign không thể gán cho reg

Khai báo wire với bus (đa bit)

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Thực hiện AND theo từng bit

wire trong kết nối giữa các module

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

Tóm tắt: Hiểu wire để dùng đúng assign

4. Sự khác biệt giữa assign và always 【Điểm dễ gây nhầm lẫn cho người mới】

Tại sao assign và always dễ gây nhầm lẫn?

Đặc điểm và cách dùng assign

• Mục đích: mô tả mạch tổ hợp
• Kiểu dữ liệu: chỉ dùng cho wire
• Thời điểm gán: gán liên tục (continuous assignment)
• Từ khóa: assign

Ví dụ: Cổng AND 2 ngõ vào (assign)

wire a, b;
wire out;

assign out = a & b;

Đặc điểm và cách dùng always

• Mục đích: mô tả mạch tuần tự hoặc xử lý phức tạp
• Kiểu dữ liệu: dùng với reg
• Thời điểm gán: gán khi có điều kiện kích hoạt (event-driven)
• Từ khóa: always

Ví dụ: Xử lý đồng bộ với clock (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

So sánh wire và reg

Tình huống: Khi nào dùng assign, khi nào dùng always?

Ví dụ: if cần always

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

Có thể dùng assign và always cho cùng một tín hiệu không?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // Lỗi! y bị gán từ cả assign và always

Tóm tắt: Phân biệt assign và always

• Luôn kết nối trực tiếp, thay đổi tức thì → assign (wire)
• Có thời gian, trạng thái, điều kiện → always (reg)

5. Ví dụ cụ thể về mạch tổ hợp với assign 【Kèm sơ đồ】

Mạch tổ hợp là gì?

Cài đặt cổng logic cơ bản (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

Cài đặt nửa bộ cộng (Half Adder)

Biểu thức logic

• Tổng (sum) = A ⊕ B (XOR)
• Nhớ (carry) = A · B (AND)

Ví dụ Verilog

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

Cài đặt bộ cộng đầy đủ (Full Adder)

Biểu thức logic

• Tổng (sum) = A ⊕ B ⊕ Cin
• Nhớ (carry) = (A·B) + (Cin·(A ⊕ B))

Ví dụ Verilog

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

Cài đặt mạch chọn (MUX)

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

Lưu ý khi triển khai

• Khai báo tất cả tín hiệu là wire vì assign không dùng cho reg.
• Mỗi đầu ra nên có assign riêng → giúp code rõ ràng hơn.
• Dùng tín hiệu trung gian khi biểu thức quá phức tạp để tăng khả năng đọc.

Tóm tắt: Mạch cơ bản có thể viết chỉ với assign

6. Lưu ý và lỗi thường gặp khi dùng assign

Bẫy thường gặp của người mới với assign

1. Dùng assign cho reg → lỗi

❌ Ví dụ sai:

reg out;
assign out = a & b;  // Lỗi! assign không dùng cho reg

💡 Nguyên nhân & cách khắc phục:

2. Gán nhiều assign cho cùng một tín hiệu

❌ Ví dụ sai:

assign y = a & b;
assign y = a | b;  // Lỗi hoặc hành vi không xác định

💡 Nguyên nhân & cách khắc phục:

3. Gán giá trị khởi tạo bằng assign

Ví dụ thường thấy:

assign a = 1'b0;  // Thực ra nghĩa là a luôn = 0, không phải gán một lần

💡 Nguyên nhân & cách khắc phục:

4. Quên khai báo tín hiệu

❌ Ví dụ sai:

assign result = a & b;  // Nếu result chưa được khai báo → lỗi

💡 Cách khắc phục:

5. Dùng phép toán khó tổng hợp

assign out = a / 3;  // Một số FPGA không hỗ trợ phép chia khi tổng hợp

6. Toán tử điều kiện lồng nhau làm code khó đọc

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Quá rối

• Dùng tín hiệu trung gian (wire)
• Dùng always với if/case

Mẹo debug khi dùng assign

• Xác định rõ kiểu dữ liệu (wire hay reg)
• Chú ý warning từ trình mô phỏng hoặc công cụ tổng hợp
• Kiểm tra ràng buộc của công cụ FPGA/ASIC về phép toán được hỗ trợ

Tóm tắt: assign đơn giản nhưng không nên chủ quan

7. Câu hỏi thường gặp (FAQ)

Q1: Người mới nên học assign hay always trước?

Q2: Có thể dùng assign cho reg không?

reg out;
always @(a or b)
  out = a & b;

reg out;
assign out = a & b;  // ❌ Lỗi

Q3: Có thể dùng nhiều assign cho cùng một tín hiệu?

Q4: Dùng dấu # trong assign để chỉ định độ trễ có tác dụng gì?

assign #5 out = a & b;

Q5: Làm sao viết điều kiện với assign?

assign out = sel ? a : b;

Q6: Khi test assign, tại sao đầu ra không thay đổi?

• Đầu vào có thực sự thay đổi không?
• Đã khởi tạo tín hiệu đầu vào trong testbench chưa?
• Kết quả mô phỏng (waveform) có thay đổi không?

Q7: Mạch viết bằng assign có thể tổng hợp được không?

• AND / OR / XOR → ✅ tổng hợp OK
• Phép chia (/), số thực, số chấm động → ⚠️ có thể không tổng hợp được

8. Thuật ngữ cơ bản cho người mới học Verilog

wire

• Dùng với assign
• Không tự giữ giá trị, chỉ truyền tín hiệu
• Thường dùng cho mạch tổ hợp

wire a, b, out;
assign out = a & b;

reg

• Không dùng với assign
• Được gán trong always
• Dùng nhiều trong mạch tuần tự

reg out;
always @(posedge clk) out <= a;

assign

• Dùng cho mạch tổ hợp
• Đầu ra thay đổi ngay khi đầu vào thay đổi
• Cho phép sử dụng biểu thức, hằng số, điều kiện

assign y = a & b;

always

• Dùng cho reg
• Thích hợp cho xử lý tuần tự, đồng bộ với clock
• Cho phép sử dụng if, case

always @(posedge clk) begin
  out <= a + b;
end

Mạch tổ hợp (Combinational Circuit)

• Không có phần tử nhớ
• Ví dụ: cổng logic, bộ cộng, MUX
• Viết bằng assign hoặc always @(*)

Mạch tuần tự (Sequential Circuit)

• Có phần tử nhớ (flip-flop, register)
• Hoạt động theo clock
• Viết bằng always @(posedge clk)

Toán tử ba ngôi (?:)

• Dùng nhiều trong assign
• Ngắn gọn hơn if

assign y = sel ? a : b;

module

• Có cổng vào/ra
• Có thể lồng nhiều module với nhau

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

• Không được tổng hợp thành mạch
• Dùng trong testbench

initial begin
  a = 0;
  b = 1;
end

Non-blocking assignment (<=)

• Dùng nhiều trong xử lý đồng bộ với clock
• Giúp tránh lỗi do thứ tự lệnh

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

Tóm tắt: Nắm vững thuật ngữ là bước đầu để học Verilog

9. Tổng kết｜Làm chủ assign trong Verilog

Điểm quan trọng về assign

✅ Vai trò

• assign dùng để gán liên tục cho tín hiệu kiểu wire
• Đầu ra thay đổi ngay khi đầu vào thay đổi
• Thích hợp cho mô tả mạch tổ hợp

✅ Quy tắc sử dụng

• Không thể dùng assign cho reg
• Không được gán nhiều assign cho cùng một tín hiệu
• Không dùng để khởi tạo giá trị (assign luôn gán liên tục)

✅ Mẹo để sử dụng hiệu quả

• Phân biệt rõ khi nào dùng assign (wire) và khi nào dùng always (reg)
• Sử dụng toán tử ba ngôi để viết điều kiện ngắn gọn
• Chia nhỏ biểu thức bằng tín hiệu trung gian để tăng khả năng đọc

Bước tiếp theo để nâng cao

• always để viết mạch tuần tự
• case và if để xử lý điều kiện phức tạp
• Viết testbench để kiểm tra hoạt động
• Thiết kế hệ thống lớn bằng cách ghép nhiều module

Kết luận