Verilog Array: Hướng dẫn toàn diện từ cơ bản đến nâng cao

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Giới thiệu

2. Kiểu dữ liệu cơ bản trong Verilog

Sự khác biệt giữa reg và wire

• wire Wire được sử dụng như dây kết nối từ module hoặc mạch khác. Nó luôn cần được dẫn bởi tín hiệu khác và gán giá trị thông qua lệnh assign. Phù hợp cho đầu ra của mạch tổ hợp. Ví dụ:

  wire a;
  assign a = b & c;

• reg Reg được dùng như biến lưu trữ tạm thời. Nó được gán trong khối tiến trình (ví dụ always) và thường biểu diễn phần tử nhớ (latch hoặc flip-flop). Ví dụ:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Kiểu dữ liệu có thể dùng cho mảng

reg [7:0] data_array [0:15];  // Mảng lưu 16 phần tử, mỗi phần tử 8-bit

3. Khái niệm cơ bản về mảng

Khai báo mảng

reg [độ rộng bit] tên_mảng [phạm_vi_chỉ_số];

reg [7:0] data_array [0:15];  // Mảng 16 phần tử, mỗi phần tử 8-bit

Truy cập phần tử mảng

data_array[0] = 8'hFF;   // Gán FF cho phần tử đầu
data_array[1] = 8'd12;   // Gán số 12 cho phần tử thứ 2

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Ưu điểm của mảng

• Xử lý hàng loạt: kết hợp với vòng lặp for để áp dụng chung cho nhiều tín hiệu.
• Cấu trúc hóa mạch: nhóm nhiều thanh ghi/tín hiệu để rõ ràng hơn.
• Mô hình hóa bộ nhớ: biểu diễn RAM/ROM đơn giản trong mã (sẽ nói ở phần sau).

Lưu ý

4. Sử dụng mảng đa chiều

Khai báo mảng đa chiều

reg [7:0] matrix [0:3][0:3];  // Ma trận 4×4, mỗi phần tử 8-bit

Truy cập và gán giá trị

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Kết hợp với vòng lặp for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Ứng dụng mảng đa chiều

• Phép toán ma trận, xử lý bộ lọc trong thiết kế mạch phức tạp.
• Xử lý ảnh và DSP với dữ liệu từng điểm ảnh.
• ROM/RAM dạng khối hoặc tổ chức cặp địa chỉ–dữ liệu.

Lưu ý và hạn chế

• Phụ thuộc công cụ tổng hợp, có thể không hỗ trợ đầy đủ.
• Có thể phát sinh hạn chế khi dùng với instantiation hoặc interface.
• Nên nắm sự khác biệt với SystemVerilog để tránh vấn đề tương thích.

5. Mô hình hóa bộ nhớ bằng mảng

Cấu trúc cơ bản

reg [31:0] memory [0:1023];  // RAM 32-bit × 1024 từ

Ghi và đọc dữ liệu

// Ghi dữ liệu
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Đọc dữ liệu
assign data_out = memory[addr];

• Ghi dữ liệu đồng bộ với posedge clk.
• Đọc dữ liệu thường bất đồng bộ với assign.

Khởi tạo bộ nhớ

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);
end

Ứng dụng thực tế

• Thanh ghi CPU/vi điều khiển
• Mô phỏng Block RAM trong FPGA
• Kiểm thử bộ nhớ đệm (cache)
• Mô phỏng ROM

Lưu ý

• Kích thước lớn ⇒ tăng thời gian mô phỏng, tiêu tốn tài nguyên tổng hợp.
• Phải chọn chế độ đọc (đồng bộ/bất đồng bộ) theo đặc tả và công cụ.
• Cần tuân thủ cú pháp RAM được công cụ tổng hợp hỗ trợ.

6. Mở rộng mảng trong SystemVerilog

Mảng động (Dynamic Array)

• Có thể thay đổi kích thước lúc chạy.
• Hữu ích khi kích thước không cố định.

int dyn_array[];
dyn_array = new[10];
dyn_array[0] = 100;

Mảng kết hợp (Associative Array)

• Chỉ số có thể là số nguyên, chuỗi,…
• Hoạt động giống bảng băm (hash table).

int assoc_array[string];
assoc_array["id_001"] = 42;

Mảng hàng đợi (Queue)

• Cấu trúc FIFO, dễ thêm/xóa phần tử.

int queue_array[$];
queue_array.push_back(10);
queue_array.push_front(5);
int val = queue_array.pop_front();

Bảng so sánh

Lưu ý

• Chỉ có trong SystemVerilog, không dùng được trong Verilog.
• Thường chỉ dùng cho testbench, hiếm khi tổng hợp được.
• Trước khi dùng cho FPGA/ASIC cần kiểm tra công cụ hỗ trợ.

7. Thực hành tốt nhất khi thao tác với mảng

Rõ ràng bằng tên và chú thích

• Đặt tên có ý nghĩa: reg [7:0] sensor_data [0:7];
• Thêm chú thích để nêu mục đích, đơn vị:

// Lưu dữ liệu 8-bit từ 8 cảm biến
reg [7:0] sensor_data [0:7];

Cẩn thận với điều kiện biên trong vòng lặp

• Sai phạm vi ⇒ truy cập ngoài mảng (lỗi logic, cảnh báo mô phỏng).
• Phân biệt kỹ giữa < và <=.

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Khởi tạo rõ ràng

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Tái sử dụng module

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

Quan tâm đến khả năng tổng hợp

• Mảng một chiều kiểu reg: tổng hợp được hầu hết công cụ.
• Mảng động/kết hợp/hàng đợi của SystemVerilog: không tổng hợp, chỉ dùng cho testbench.

Khi nào nên chia nhỏ module?

• Xử lý giống nhau, số lượng ít ⇒ dùng mảng + vòng lặp.
• Chức năng khác nhau, quy mô lớn ⇒ tách thành module riêng.

8. Câu hỏi thường gặp (FAQ)

Q1. Tại sao khi dùng mảng đa chiều trong Verilog lại báo lỗi?

A1.

reg [7:0] matrix [0:3][0:3];  // Chỉ hỗ trợ từ Verilog 2001

• Dùng môi trường hỗ trợ Verilog 2001 trở lên.
• Nếu không, triển khai bằng mảng một chiều:

reg [7:0] matrix_1d [0:15];  // Truy cập bằng (i*4 + j)

Q2. Mô tả RAM bằng mảng trong Verilog có chạy trên FPGA/ASIC không?

A2.

reg [31:0] mem [0:255];

• Cú pháp phải phù hợp mẫu RAM mà công cụ có thể suy luận.
• Thời điểm đọc/ghi (đồng bộ hay bất đồng bộ) phải đúng quy định.

Q3. Mảng động/kết hợp/hàng đợi trong SystemVerilog có dùng được trên phần cứng thực tế không?

A3.

• Lưu dữ liệu tạm trong testbench.
• Tạo môi trường kiểm thử ngẫu nhiên.
• Mô tả transaction phức tạp.

9. Kết luận

Điểm chính cần nhớ

• Nắm vững kiểu dữ liệu reg và wire để tránh lỗi khi dùng mảng.
• Mảng một chiều: hữu ích cho mô hình bộ nhớ và nhóm dữ liệu.
• Mảng đa chiều: chỉ có từ Verilog 2001, hỗ trợ cấu trúc phức tạp như ma trận.
• SystemVerilog: có thêm mảng động, kết hợp, hàng đợi (dùng cho testbench).
• Thực hành tốt nhất: khởi tạo rõ ràng, đặt tên dễ hiểu, xem xét khả năng tổng hợp.

Gợi ý cho bạn

• Dùng generate để sinh mạch động theo mảng.
• Kết hợp interface với mảng để thiết kế bus.
• Các cấu trúc FIFO, vòng đệm, ROM tối ưu với mảng.