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Verilogでの$display活用法｜フォーマット指定子・テストベンチ・ディスプレイ制御

Verilogの基本構文
佐川 直弘 | Naohiro Sagawa
By 佐川 直弘 | Naohiro Sagawa (運営者)
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目次

1. はじめに：Verilogでの「display」の重要性と目的

Verilogにおける「display」とは何か？

Verilogで使われる $display は、システムタスクの一つであり、シミュレーション中にプログラムの内部状態を「表示」するためのツールです。C言語の printf のように、信号や変数の値、文字列などをターミナルやコンソールに出力できる便利な機能であり、デバッグや動作確認の中心的役割を担います 。

なぜ $display はVerilog開発において不可欠なのか

  • デバッグの効率向上：複雑な回路設計では、内部の信号が正しく動作しているかを可視化することが重要です。$display を使うことで、シミュレーション中に気になる信号の値を瞬時に確認できます。
  • シミュレーションの可視化：特定のタイミングで値の遷移を追う際、波形だけでは難しい場合もあります。表示ログはそのタイミングを明確に提示してくれる信頼できる手段です。
  • ドキュメンテーションにも有用：設計の意図や動作ルールを他のエンジニアに伝える際、表示ログに注釈やヒントを含めて設置することで、コードの理解度が高まります。

本記事の目的と構成

この記事では、以下の内容を順序立てて解説していきます。

  1. 基本の書き方と使い方：$display の基本構文や使い方を丁寧に紹介します。
  2. 他のシステムタスクとの比較：$write、$strobe、$monitorといった、表示関連のタスクとその違いを整理します。
  3. フォーマット指定子と活用テクニック：%d、%b、%h、%s のようなフォーマット指定子の使い方や、特殊な表示技法を紹介します。
  4. 実践的な利用例：テストベンチやコード内での具体的な使い方をコード付きで示し、即戦力となるノウハウを提供します。
  5. ディスプレイ制御の応用：LCDやモニタ制御といった、テキストや画像を表示する実践応用の例も含めます。

この構成により、初学者から中級者まで、Verilogでの $display を正しく理解し、実践に活かせるようになることを目指しています。以降の各セクションでは、なるべく実例や図解を交えてわかりやすく進めてまいります。

2. $display の基本：書き方・用途・注意点

$display の基本構文

Verilogで $display を使用する際の基本的な構文は以下の通りです。

$display("文字列やフォーマット指定子", 信号1, 信号2, ...);
  • 文字列部分には任意のテキストやフォーマット指定子（例：%d, %b, %h）を記述します。
  • 引数には信号名や変数を並べ、対応する形式で出力させます。

例：クロックカウントと信号値を表示するケース

$display("Time=%0t : clk=%b, reset=%b", $time, clk, reset);

この場合、シミュレーション時刻とクロック／リセット信号の値が出力されます。

$display の用途

  1. シミュレーションの進行状況を把握する
    設計の特定箇所に $display を挿入しておくことで、コードの実行がどの時点まで到達しているかを確認できます。
  2. 信号値の確認
    波形ビューアだけでは直感的に把握しにくい条件分岐や状態遷移も、テキストとして出力することで理解が容易になります。
  3. 条件付きメッセージ表示
    if 文と組み合わせることで、特定条件が成立したときだけログを出すことが可能です。 if (reset) $display("Reset asserted at %0t", $time);

$display と $write の違い

$display は出力の最後に自動的に改行を追加します。一方で $write は改行を付けずに出力を続けることが可能です。

例：

$display("Hello");
$display("World");

出力結果：

Hello
World

$write("Hello");
$write("World");

出力結果：

HelloWorld

改行を意識したログ整理が必要な場合は $write を、1行ごとに見やすく表示したい場合は $display を選びます。

注意点

  1. 過剰な出力は避ける
    シミュレーションの各クロックごとに $display を使用すると、ログが膨大になり可読性が下がります。
    → 条件付きで出力する工夫が必要です。
  2. 時間表示の活用
    $time や $realtime を出力することで、動作のタイミングを正確に把握できます。
  3. シミュレーション専用タスクである点
    $display は合成（FPGA/ASIC実装）には使用できません。あくまでシミュレーション環境でのデバッグ専用であることを理解しておく必要があります。

3. ログ出力システムタスクの比較：$display・$write・$strobe・$monitor

Verilogには $display 以外にも、出力に利用できるシステムタスクが存在します。用途や出力タイミングが異なるため、使い分けを理解することが効率的なデバッグに直結します。

$display：標準的な表示タスク

  • 特徴
    出力後に自動的に改行を行い、1行ごとにログが整形されます。
  • 用途
    デバッグの基本手段として最も広く使われ、任意のタイミングで1回限りの出力が可能です。

$write：改行しない表示

  • 特徴
    出力の最後に改行を付けず、続けて文字列を出すことができます。
  • 用途
    複数の値を横並びで表示したい場合に便利です。
  • 例 $write("A=%d, ", a); $write("B=%d\n", b); → 出力結果は A=5, B=10 のように1行にまとまります。

$strobe：シミュレーションサイクル終了時の値を出力

  • 特徴
    現在のシミュレーションステップがすべて評価された後、最終的に確定した値を表示します。
  • 用途
    レースコンディション（同時に複数の信号が変化する場合）を避けたいときに有効です。
  • 例 $strobe("Time=%0t, signal=%b", $time, sig); → $display では一時的な値が表示される可能性がありますが、$strobe では安定後の値が出力されます。

$monitor：自動トラッキング出力

  • 特徴
    指定した信号に変化があるたび、自動的に出力します。
  • 用途
    常時監視したい信号をまとめて確認したい場合に便利です。
  • 例 $monitor("At %0t: a=%b, b=%b", $time, a, b); → a または b が変わるたびにログが出力されます。

比較表で整理

タスク改行出力タイミング主な用途
$displayあり呼び出した瞬間基本的なログ出力
$writeなし呼び出した瞬間横並び表示、ログ整形
$strobeありシミュレーションサイクル終了後安定値を確認
$monitorあり信号が変化したとき自動的に出力信号の常時監視

使い分けのコツ

  • 基本は $display：読みやすく、初心者にも理解しやすい。
  • 複数出力を1行にまとめたい場合は $write。
  • 安定した値を確認したいときは $strobe。
  • 長期間監視が必要なときは $monitor。

4. フォーマット指定子と特殊表示のテクニック

$display や $write では、文字列の中に「フォーマット指定子」を用いることで、信号や変数を任意の形式で出力できます。C言語の printf に近い感覚で使えるため、用途に応じて正しく使い分けることで、デバッグ効率が大幅に向上します。

基本的なフォーマット指定子

指定子内容出力例
%b2進数（binary）1010
%d10進数（decimal）10
%h16進数（hexadecimal）A
%o8進数（octal）12
%cASCII文字として表示A
%s文字列Hello
%tシミュレーション時刻を出力#100 など
%m階層名（モジュール名）を出力top.u1.u2

実用例

  1. 信号を複数形式で表示する reg [7:0] data = 8'b10101010; $display("data = %b (bin), %d (dec), %h (hex)", data, data, data); → 出力例 data = 10101010 (bin), 170 (dec), AA (hex)
  2. 階層を確認する $display("現在のモジュール階層は %m です"); → 出力例 現在のモジュール階層は top.u1.counter です
  3. シミュレーション時刻を表示する $display("Time=%0t: clk=%b", $time, clk); → 出力例 Time=100: clk=1

特殊表示テクニック

  • ゼロ埋め・桁指定
    %0d のように「0埋め」や桁数指定が可能。 $display("Count=%04d", count); → 出力例：Count=0012
  • 符号付き／符号なしの区別
    %d は符号付き、%u は符号なしとして扱われます。負の値が期待通り表示されない場合は指定子を見直すと解決できます。
  • 複数行メッセージの工夫
    長いログは \n を利用して見やすく改行する。 $display("Start of test\nSignal A=%b\nSignal B=%b", A, B);

注意点

  • ビット幅に注意：Verilogの信号は幅が異なる場合があり、%d で出力すると桁落ちや符号拡張が起きる場合があります。
  • 未定義値 (X, Z) の扱い：未定義ビットを含む場合、%b では x や z がそのまま表示されます。

5. 実践例：テストベンチとモジュール内での $display 活用

ここからは、実際のVerilogコード例を通じて $display の効果的な使い方を紹介します。基礎的なテストベンチから、条件付きのデバッグまで幅広く解説します。

基本例：テストベンチでの出力

テストベンチに $display を挿入することで、シミュレーション進行中に動作確認ができます。

module tb_counter;
  reg clk;
  reg reset;
  wire [3:0] count;

  // DUT（Device Under Test）
  counter uut (
    .clk(clk),
    .reset(reset),
    .count(count)
  );

  // クロック生成
  initial begin
    clk = 0;
    forever #5 clk = ~clk;  // 5単位ごとに反転
  end

  // テストシナリオ
  initial begin
    reset = 1;
    #10 reset = 0;

    #50 $finish;
  end

  // 状態を表示
  always @(posedge clk) begin
    $display("Time=%0t | reset=%b | count=%d", $time, reset, count);
  end
endmodule

この例では、クロックが立ち上がるたびに reset と count の値をログに出力します。シミュレーション波形だけでなくテキストログを確認できるため、動作の追跡が容易になります。

条件付き表示の例

if 文と組み合わせれば、特定の条件が成立した場合のみログを出力できます。

always @(posedge clk) begin
  if (count == 4'd10) begin
    $display("カウントが10に達しました (Time=%0t)", $time);
  end
end

→ 余計なログを避けつつ、必要なイベントだけをピンポイントで把握できます。

デバッグ用メッセージ

設計中のバグ調査では、信号が「想定外の状態」になった瞬間を捉えるのが有効です。

always @(posedge clk) begin
  if (count > 4'd12) begin
    $display("WARNING: count overflow detected! Time=%0t, value=%d", $time, count);
  end
end

→ 設計の不具合やシミュレーションの想定外動作を迅速に発見できます。

複数信号をまとめて監視

多数の信号を出力する場合、$display を一行にまとめるとログが読みやすくなります。

$display("Time=%0t | clk=%b | reset=%b | A=%h | B=%h | SUM=%h",
         $time, clk, reset, A, B, SUM);

実践ポイントまとめ

  • テストベンチに配置して進行状況を可視化
  • 条件分岐を使ってログを絞り込む
  • 異常検出に役立つ警告メッセージを出す
  • 複数信号を一行に整理して見やすくする

6. ディスプレイ制御の応用（ピクセル／テキスト／画像表示）

これまで紹介した $display は、シミュレーションログやデバッグ用の「文字表示」に関する機能でした。
一方で、VerilogはFPGAなどを用いた「ディスプレイ制御（LCD・VGA・HDMIなどへの出力）」にも広く使われます。ここでは、ハードウェア的に画面に表示を行う方法を簡単に紹介します。

ディスプレイ制御の基本概念

ディスプレイに文字や画像を表示するには、単に $display を使うのではなく、映像信号を生成する必要があります。
典型的な制御信号は以下の通りです。

  • HSYNC（水平同期信号）：1行ごとの区切りを示す信号
  • VSYNC（垂直同期信号）：1フレームごとの区切りを示す信号
  • RGBデータ：各ピクセルの色を表す信号（例：8bit × 3 = 24bitカラー）

Verilogでは、これらの信号をカウンタや状態機械で制御し、タイミングに応じて出力することで「画面表示」が実現します。

例1：カラーバーの表示

もっとも基本的な例は、ディスプレイにカラーバーを出すものです。

always @(posedge clk) begin
  if (h_counter < 100)       rgb <= 24'hFF0000; // 赤
  else if (h_counter < 200)  rgb <= 24'h00FF00; // 緑
  else if (h_counter < 300)  rgb <= 24'h0000FF; // 青
  else                       rgb <= 24'h000000; // 黒
end

→ これにより、画面横方向に赤・緑・青のカラーバーが並んで表示されます。

例2：テキストの表示

テキスト表示には フォントROM を用意し、各文字のドットパターンをピクセルに変換して出力します。

// 'A' のフォントパターンを参照しながら表示
if (font_rom[char_code][y][x] == 1'b1)
    rgb <= 24'hFFFFFF;  // 白で表示
else
    rgb <= 24'h000000;  // 黒背景

→ これにより、特定の文字（例：「A」）が画面に描画されます。

例3：画像の表示

画像を表示するには、事前に用意した ビットマップデータ（ROMや外部メモリに格納） を読み出してピクセルに変換します。

rgb <= image_rom[addr];  // ROMから色データを取得

FPGAを使った組み込みシステムでは、この手法で簡単なアイコンやロゴを表示できます。

デバッグ用 $display との違い

  • $display は テキスト出力（シミュレーション専用）
  • ディスプレイ制御は 映像信号生成（ハードウェア実装可能）

両者は全く異なる用途ですが、Verilogの学習者はしばしば混同しがちです。

  • 「シミュレーション中に動作確認をしたい」 → $display
  • 「実機のFPGAで画面に出したい」 → 映像信号制御ロジック

応用の広がり

  • 学習用のFPGAボードでは、7セグメントLED表示や小型LCD表示にVerilogがよく使われます。
  • さらに発展すれば、VGA/HDMI出力によるゲーム開発やGUI表示も可能です。
  • $display の知識とハードウェア制御の知識を組み合わせることで、シミュレーションと実機の両面で「表示」を自在に扱えるようになります。

7. 活用シーンに応じた使い分けとコツ

Verilogで「表示」といっても、シミュレーション用の $display 系タスク と ハードウェア実装におけるディスプレイ制御 の二つの側面があります。それぞれの場面で適切に使い分けることが、効率的な開発やデバッグにつながります。

シミュレーション時の活用

  1. デバッグログとしての $display
    • 設計が正しく動いているか確認するために、重要な変数や信号を $display で出力。
    • 特に「特定条件での値」や「カウンタの到達点」をログで確認すると効率的です。
  2. 大量出力を避ける工夫
    • クロックごとに出力するとログが膨大になるため、条件を絞り込みましょう。
    • 例：if (state == ERROR) $display("エラー発生 at %0t", $time);
  3. 他のタスクとの使い分け
    • $monitor → 常時監視したい信号
    • $strobe → 安定後の値を出力したい場面
    • $write → 横並びで整形出力

実機ディスプレイ制御時の活用

  1. 学習用の7セグ表示
    • FPGA入門では、カウンタ値を7セグメントLEDに表示する例が定番です。
    • $display のシミュレーション出力と組み合わせて学習すると理解が深まります。
  2. LCDやVGAモニタの制御
    • フォントROMや画像ROMを使って文字や画像を表示する。
    • シミュレーションで $display を併用すれば「信号が正しく生成されているか」を二重に確認できます。
  3. デバッグ用オーバーレイ
    • 実際の映像信号に「カウンタ値」「座標」「デバッグメッセージ」を重ねて表示する仕組みも可能。
    • FPGA開発では「画面そのものをデバッグツールにする」ことも一般的です。

実務的なコツ

  • シミュレーション → 実機 の流れを意識する
    まず $display で動作を確認し、その後ディスプレイ制御ロジックに移行すると効率的です。
  • ログと波形の併用
    $display のテキストログは「イベントの発生タイミング」、波形ビューアは「詳細な遷移」を把握するのに役立ちます。両方を使い分けるとデバッグ精度が高まります。
  • チーム開発ではメッセージ統一
    $display のメッセージ形式（プレフィックスや時間表示など）を統一すると、複数人で解析するときに見やすくなります。

まとめ

  • $display 系タスクはシミュレーション専用の「観察ツール」
  • ディスプレイ制御はハードウェア実装の「表示手段」
  • 目的に応じて使い分け、両者を組み合わせることで効率的な開発が可能

8. FAQ（よくある質問と回答）

Q1. $display と $monitor はどう違いますか？

A. $display は「呼び出した瞬間に1回だけ」出力します。一方、$monitor は登録した信号が変化するたびに「自動的に」出力され続けます。

  • 単発のデバッグ → $display
  • 継続的な監視 → $monitor

Q2. $strobe を使う場面はありますか？

A. $strobe はシミュレーションサイクルの最後に評価された安定値を出力します。
例えば、クロック立ち上がり直後に複数の信号が同時に変化する場合、$display では一時的な値が出ることがあります。そのような場面では $strobe を用いると「確定した値」を出せるので便利です。

Q3. フォーマット指定子 %m の用途は？

A. %m は現在のモジュール階層名を出力できます。大規模設計では「どの階層のメッセージか」をログに出すと解析が格段に楽になります。

$display("現在のモジュール: %m");

出力例：

現在のモジュール: top.u1.counter

Q4. $display をたくさん書いたらログが膨大になりました。どうすればいい？

A. 以下の工夫が有効です。

  • if 文で条件を絞る
  • エラー検出や特定イベントだけを出力する
  • $monitor で必要最小限の信号を監視する
  • ログファイルに出力し、フィルタリングして解析する

Q5. $display は合成（FPGA/ASIC）でも使えますか？

A. いいえ。$display はあくまで シミュレーション専用タスク です。合成ツールでは無視されるため、実機には反映されません。
実機で表示したい場合は「7セグメントLED」「LCD」「VGA制御回路」などをVerilogで設計する必要があります。

Q6. 実機で文字や画像を表示するにはどうすればいい？

A. $display ではなく、映像信号生成を行います。

  • 7セグ表示 → 数字や文字を簡易表示
  • VGA/LCD → HSYNC・VSYNC・RGB信号を生成して制御
  • 文字 → フォントROMを用意してドットパターンを出力
  • 画像 → ROMや外部メモリにビットマップを格納してピクセル出力

9. まとめ・次のステップ

本記事のまとめ

本記事では、Verilogにおける「display」をテーマに、基礎から応用まで幅広く解説しました。
主要なポイントを振り返ると以下の通りです。

  1. $display の基本
    • シミュレーション中に信号や変数を表示するタスクで、C言語の printf に似た感覚で使える。
  2. 関連タスクとの違い
    • $write → 改行なしで表示
    • $strobe → シミュレーションサイクル終了後の安定値を表示
    • $monitor → 信号変化を自動監視
  3. フォーマット指定子の活用
    • %b、%d、%h、%m、%t などを使い分けることで、より見やすく実用的なログを出力できる。
  4. 実践例
    • テストベンチに $display を挿入して進行状況を把握する。
    • 条件付きでメッセージを出力することで、効率的なデバッグが可能。
  5. ディスプレイ制御の応用
    • $display はシミュレーション専用だが、実機ではHSYNC・VSYNC・RGBを制御して文字や画像を表示できる。
    • 学習用の7セグ表示から、本格的なVGA・HDMI制御まで発展可能。

次のステップ

  • SystemVerilogへの発展
    → Verilogの後継であるSystemVerilogでは、より高度なデバッグ機能（assertion、$display強化など）が利用できます。
  • 波形ビューアとの併用
    → $display のログと波形を組み合わせると、数値と遷移の両面から動作を解析でき、デバッグ精度が高まります。
  • 実機表示の学習
    → FPGAボードで7セグやLCDに出力する小規模プロジェクトを試すと、「シミュレーション表示」と「実機ディスプレイ制御」の違いを実感できます。
  • チーム開発での応用
    → $display のメッセージ形式を統一することで、複数人のログ解析がスムーズになります。

終わりに

$display は単なる「文字出力」にとどまらず、シミュレーションデバッグの強力な武器です。そして「ディスプレイ制御」の世界に踏み込めば、FPGAを通じて現実のモニタにグラフィックを表示する楽しさも体験できます。

本記事が、Verilogを学ぶ読者の方にとって「シミュレーションでのデバッグ」と「実機での表示」の両面を理解する手助けとなれば幸いです。