Paliwanag sa mga Function ng Verilog: Sintaks, Mga Halimbawa, at Pagkakaiba sa mga Gawain

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Ano ang Verilog Function? (Pangunahing Konsepto at Papel)

Ano ang function?

Pangunahing Katangian ng mga Function

• Maaaring magtakda ng isa o higit pang input (tanging input lamang ang pinapayagan)
• Isang output lamang (ang return value ng function)
• Hindi pinapayagan ang mga time delay (hal., #10)
• Dapat laging maglarawan ng combinational logic ang mga function
• Ang mga function ay tinutukoy sa labas ng mga always block at agad na sinusuri (hindi tulad ng mga task)

Kailan Gagamitin ang mga Verilog Function

1. Paglalarawan ng Combinational Logic

2. Pagpapabuti ng Reusability ng Code

3. Pagbawas ng mga Error sa Disenyo

Pagkakaiba ng mga Function at Task

Kailan Gagamitin ang Function

• Kapag kailangan mo ng agarang resulta ng kalkulasyon
• Para sa lohika na walang kasamang delay
• Kapag sapat na ang isang solong return value

Kailan Gagamitin ang Task

• Kapag ang proseso ay may kasamang delay (hal., #10)
• Kapag kailangan ng maraming output
• Para sa simulation/debug na layunin (hal., log output)

Buod

• Ang Verilog function ay isang function na tumatanggap ng mga input at nagbabalik ng isang solong halaga.
• Pinakamainam itong gamitin para sa paglalarawan ng combinational logic at hindi maaaring maglaman ng delay.
• Kapaki-pakinabang para mabawasan ang paulit-ulit na code at mapabuti ang nababasa.
• May pagkakaiba ang mga function at task; ang pagpili ng tama ay depende sa gamit.

2. Paano Sumulat ng Verilog Function [Beginner-Friendly Example]

Pangunahing Syntax ng isang Function

function [output_bit_width] function_name;
    input [input_bit_width] input1, input2, ...;
    begin
        function_name = expression;
    end
endfunction

Mahahalagang Punto

• Ideara gamit ang keyword na function
• Ang return value ay itinalaga sa isang variable na may parehong pangalan ng function
• Ideklara ang mga input gamit ang input (hindi maaaring gumamit ng output o inout)
• Isagawa ang mga kalkulasyon sa loob ng begin ... end
• Tukuyin ang function sa labas ng isang always block

Simpleng Halimbawa ng Verilog Function

module example;
    function [7:0] add_function;
        input [7:0] a, b;
        begin
            add_function = a + b;
        end
    endfunction

    reg [7:0] x, y, sum;

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5
        sum = add_function(x, y);
        $display("Sum: %d", sum); // Sum: 17
    end
endmodule

Paliwanag

• add_function ay tumatanggap ng dalawang 8-bit na input (a at b) at nagbabalik ng kanilang kabuuan
• Tinatawag ang function gamit ang sum = add_function(x, y); at inilalagay ang resulta sa sum
• Ang initial block ay gumagamit ng $display upang ipakita ang resulta

Pagdedeklara ng mga Input Output sa isang Function

Pagdedeklara ng mga Input

function [7:0] my_function;
    input [7:0] in1, in2;
    begin
        my_function = in1 & in2; // AND operation
    end
endfunction

Function na may Conditional Statements

function [3:0] max_function;
    input [3:0] a, b;
    begin
        if (a > b)
            max_function = a;
        else
            max_function = b;
    end
endfunction

Buod

• Ang isang Verilog function ay tinutukoy gamit ang keyword na function at nagbabalik ng isang solong halaga
• Tanging input na mga argumento lamang ang pinapayagan (walang output)
• Ang return value ay inilalagay sa variable na may parehong pangalan tulad ng function
• Ang mga pahayag na if at case ay maaaring gamitin para sa conditional logic

3. Paano Gamitin ang Verilog Functions [With Practical Code Examples]

Paano Tumawag ng Function

module function_example;
    function [7:0] xor_function;
        input [7:0] a, b;
        begin
            xor_function = a ^ b;
        end
    endfunction

    reg [7:0] x, y, result;

    initial begin
        x = 8'b11001100;
        y = 8'b10101010;
        result = xor_function(x, y); // calling the function
        $display("XOR Result: %b", result); // XOR Result: 01100110
    end
endmodule

Mahahalagang Punto

• Tinatawag ang isang function sa anyong variable = function(arguments);
• Maaari itong gamitin sa loob ng mga always o initial na block
• Ang mga function ay gumagana bilang combinational logic

Paggamit ng mga Function sa Combinational Logic

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b01;
        #10; // add delay to observe simulation changes
        $display("Decoded Output: %b", decoded_output); // Decoded Output: 0010
    end
endmodule

• Ang decoder function nagko-convert ng 2-bit na input tungo sa 4-bit na decoder output
• Gumagamit ng case statement upang magpasya ng output base sa input
• Ang assign ay ginagamit upang i-map ang output ng function sa decoded_output → Ang function ay gumagana bilang bahagi ng combinational logic

Mga Function vs. Always Blocks [Comparison Table]

Mga Pangunahing Patnubay

• Gumamit ng mga function upang pasimplehin ang mga simpleng operasyon ng lohika (combinational logic)
• Gumamit ng always block para sa mga circuit na nagtataglay ng estado (hal., flip-flops)
• Kung kailangan mo ng mga delay (tulad ng #10), gumamit ng always block imbis na function

Buod: Paano Gamitin ang Verilog Functions

4. Praktikal na Aplikasyon ng Verilog Functions (Disenyo ng Decoder at ALU)

Implementasyon ng Function para sa Decoder (2-to-4 Decoder)

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b00; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b01; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b10; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b11; #10;
        $display("Decoded Output: %b", decoded_output);
    end
endmodule

Implementasyon ng Function para sa ALU (Addition, Subtraction, AND, OR)

module alu_example;
    function [7:0] alu;
        input [7:0] a, b;
        input [1:0] op; // 2-bit control signal
        begin
            case (op)
                2'b00: alu = a + b; // Addition
                2'b01: alu = a - b; // Subtraction
                2'b10: alu = a & b; // AND
                2'b11: alu = a | b; // OR
                default: alu = 8'b00000000;
            endcase
        end
    endfunction

    reg [7:0] x, y;
    reg [1:0] opcode;
    wire [7:0] result;

    assign result = alu(x, y, opcode); // using the function

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5

        opcode = 2'b00; #10;
        $display("Addition Result: %d", result); // 12 + 5 = 17

        opcode = 2'b01; #10;
        $display("Subtraction Result: %d", result); // 12 - 5 = 7

        opcode = 2'b10; #10;
        $display("AND Result: %b", result); // AND operation

        opcode = 2'b11; #10;
        $display("OR Result: %b", result); // OR operation
    end
endmodule

Buod

5. Mahahalagang Pagsasaalang-alang sa Paggamit ng Verilog Functions

Hindi Pinapayagan ang Recursive Calls

❌ Halimbawa NG: Recursive Function

function [3:0] factorial;
    input [3:0] n;
    begin
        if (n == 0)
            factorial = 1;
        else
            factorial = n * factorial(n - 1); // ❌ Recursive call not allowed
    end
endfunction

✅ Solusyon: Gumamit ng Loops Sa Halip

task factorial_task;
    input [3:0] n;
    output [15:0] result;
    integer i;
    begin
        result = 1;
        for (i = 1; i <= n; i = i + 1)
            result = result * i;
    end
endtask

Hindi Maaaring Gamitin ang Time Delays (#10) sa Loob ng Functions

❌ Halimbawa NG: Delay Sa Loob ng Function

function [7:0] delay_function;
    input [7:0] in;
    begin
        #10; // ❌ Delay not allowed inside functions
        delay_function = in + 1;
    end
endfunction

✅ Solusyon: Gumamit ng Always Blocks Sa Halip

task delay_task;
    input [7:0] in;
    output [7:0] out;
    begin
        #10;
        out = in + 1;
    end
endtask

Pagpili sa Pagitan ng Functions at Tasks

Kailan Gagamitin ang Function

Kailan Gagamitin ang Task

Hindi Maaaring Idefine ang Functions sa Loob ng Always Blocks

❌ Halimbawa NG: Pagde-define ng Function Sa Loob ng Always

always @(a or b) begin
    function [7:0] my_function; // ❌ Not allowed inside always
        input [7:0] x, y;
        begin
            my_function = x + y;
        end
    endfunction
end

✅ Tamang Halimbawa

function [7:0] add_function;
    input [7:0] x, y;
    begin
        add_function = x + y;
    end
endfunction

always @(a or b) begin
    result = add_function(a, b); // ✅ call the function
end

Buod

6. [FAQ] Mga Madalas Itanong Tungkol sa Verilog Functions

Ano ang pagkakaiba ng function at task?

Q. Ano ang pagkakaiba ng Verilog function at task? Alin ang dapat kong gamitin?

A. Ginagamit ang function kapag kailangan mong “agad na magbalik ng isang solong halaga,” samantalang ginagamit ang task kapag kailangan mo ng “maramihang output o mga operasyon na may kasamang delay.”

Kailan Dapat Gumamit ng Function

Kailan Dapat Gumamit ng Task

Maaari ko bang gamitin ang reg sa loob ng isang function?

Q. Maaari ba akong magdeklara ng mga variable na reg sa ng isang function?

A. Hindi, hindi mo maaaring gamitin ang reg sa loob ng function, pero maaari kang gumamit ng integer imbes.

✅ Tamang Halimbawa (Gumagamit ng integer)

function [7:0] multiply;
    input [3:0] a, b;
    integer temp;
    begin
        temp = a * b;
        multiply = temp;
    end
endfunction

Kailan dapat akong gumamit ng mga function?

Q. Sa anong mga sitwasyon angkop na gumamit ng mga function?

A. Ang mga function ay pinakaangkop para sa “simpleng arithmetic operations” at “combinational logic.”

• Mga operasyon sa arithmetic (pagdaragdag, pagbabawas, lohika)
• Mga decoder at encoder
• Mga paghahambing (paghanap ng pinakamataas/pinakamababa na halaga)
• Pagpapatunay ng error (hal., parity check)

Maaari bang tumawag ang isang function sa ibang function?

Q. Maaari bang tumawag ang isang Verilog function sa ibang function sa loob nito?

A. Oo, maaaring tumawag ang isang function sa ibang function, pero mag-ingat sa mga dependency.

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

function [7:0] double_add;
    input [7:0] x, y;
    begin
        double_add = add(x, y) * 2; // calling another function
    end
endfunction

Paano ko dapat piliin sa pagitan ng mga function at always block?

Q. Paano ko dapat magpasya kung gagamit ng function o always block?

A. Ginagamit ang mga function para sa “combinational logic,” samantalang ginagamit ang mga always block para sa “sequential logic.”

✅ Function (Combinational Logic)

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

✅ Always Block (Sequential Logic)

always @(posedge clk) begin
    sum <= a + b; // works as a flip-flop
end

Buod