Tutorial sa mga Array ng Verilog: Mula sa mga Pangunahing Kaalaman hanggang sa mga Advanced na Teknik sa SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Panimula

2. Pangunahing Uri ng Data sa Verilog

Pagkakaiba sa pagitan ng reg at wire

• wire type Ang wire ay ginagamit bilang linya ng koneksyon sa pagitan ng mga module o circuit. Dapat ito ay laging pinapagana ng ibang signal, at ang mga assignment ay ginagawa gamit ang assign statement. Angkop para sa mga output ng combinational circuit. Halimbawa:

  wire a;
  assign a = b & c;

• reg type Ang reg ay ginagamit bilang variable para pansamantalang maglaman ng mga halaga. Ito ay ina-assign sa loob ng mga process block tulad ng always, at karaniwang ginagamit upang magmodelo ng mga storage element (latches o flip-flops). Halimbawa:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Mga Uri ng Data na Maaaring Gamitin sa Arrays

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Pangunahing Konsepto ng Arrays

Pagdeklara ng Arrays

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Pag-access sa mga Elemento ng Array

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Mga Bentahe ng Arrays

• Batch processing : Sa pamamagitan ng for loop, maaari mong ilapat ang parehong operasyon sa maraming signal nang sabay.
• Structured circuits : Tinutulungan ng mga array na ayusin ang maraming rehistro o signal, pinananatiling malinaw ang representasyon ng circuit.
• Memory modeling : Maaari kang magpatupad ng simpleng estruktura ng memorya tulad ng RAM o ROM (ipinaliwanag sa susunod na kabanata).

Mga Dapat Tandaan

4. Paggamit ng Multidimensional na mga Array

Pagdeklara ng Multidimensional na mga Array

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Pag-access at Pag-assign ng mga Elemento

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Paggamit ng for Loops

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Mga Aplikasyon ng Multidimensional na mga Array

• Kapaki-pakinabang sa mga disenyo na nangangailangan ng matrix operations o filter processing.
• Maaaring ilapat sa image processing o digital signal processing (DSP), para sa paghawak ng data sa antas ng pixel.
• Ginagamit sa ROM/RAM block structures at sa pag-aayos ng address-data pairs.

Mga Limitasyon at Pagsasaalang-alang

• Suriin ang compatibility ng synthesis tool, dahil maaaring hindi ganap na suportahan ng ilang tool ang multidimensional na mga array.
• Maaaring may mga restriksyon kapag pinagsama sa mga instantiation o interface.
• Unawain ang mga pagkakaiba mula sa SystemVerilog upang maiwasan ang mga isyu sa compatibility (ipinaliwanag mamaya).

5. Pagmomodelo ng Memorya gamit ang mga Array

Pangunahing Syntax para sa mga Memory Model

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Pagsusulat at Pagbabasa mula sa Memorya

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Ang mga operasyon ng pagsulat ay synchronous sa posedge clk at kondisyonal (kinokontrol ng we, write enable).
• Ang mga operasyon ng pagbabasa ay karaniwang ipinatupad gamit ang assign para sa combinational (asynchronous) reads.

Inisyal na Pag-setup ng Memorya

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Praktikal na Mga Halimbawa ng Paggamit

• Mga register file sa mga CPU o microcontroller
• Behavioral simulation ng Block RAM (BRAM) sa loob ng mga FPGA
• Pagpapatunay ng pag-uugali ng cache memory
• Simulasyon ng pagbasa ng ROM data

Mga Punto na Dapat Tandaan

• Habang lumalaki ang sukat ng array, oras ng simulation at mga resources ng synthesis ay lumalaki rin.
• Pumili ng timing ng pagbasa ( synchronous vs. asynchronous ) nang maingat batay sa mga espesipikasyon ng disenyo at mga tool.
• Kapag nagta-target ng synthesis, sundin ang mga tiyak na patakaran sa memory inference na inirerekomenda ng vendor ng tool.

6. Mga Pagpapahusay ng Array sa SystemVerilog

Dynamic Arrays

Mga Tampok

• Maaaring baguhin ang sukat ng array habang tumatakbo.
• Kapaki-pakinabang kapag ang sukat ay hindi alam nang pauna o nagbabago habang isinasagawa.

Deklarasyon at Halimbawa

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Mga Halimbawa ng Paggamit

• Pansamantalang pag-iimbak ng data sa mga testbench
• Pamamahala ng mga buffer na may variable na sukat

Associative Arrays

Mga Tampok

• Ang mga index ay maaaring arbitraryong halaga (integers, strings, atbp.).
• Gumagana tulad ng hash table.

Deklarasyon at Halimbawa

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Mga Halimbawa ng Paggamit

• Pag-iimbak ng mga configuration value para sa mga parameter
• Paghahanap ng mga halaga ayon sa ID o pangalan

Queues

Mga Tampok

• Kumilos tulad ng FIFO (First-In, First-Out) na istruktura.
• Sumusuporta sa madaling pagpasok at pag-alis, perpekto para sa mga dynamic na data stream.

Deklarasyon at Halimbawa

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Mga Halimbawa ng Paggamit

• Pansamantalang pag-iimbak ng data (FIFO buffers)
• Paghawak ng mga pangyayari at pamamahala ng transaksyon

Paghahambing at Paggamit

Mga Punto na Dapat Tandaan

• Ang mga pinahusay na array na ito ay mga tampok na eksklusibo sa SystemVerilog at hindi available sa Verilog.
• Ang lawak ng suporta sa synthesis ay nakadepende sa tool, at ito ay karaniwang ginagamit para sa mga testbench.
• Kung nagta-target ng FPGA o ASIC, laging suriin kung sinusuportahan ang mga tampok na ito bago mag-implement.

7. Mga Pinakamainam na Kasanayan para sa Operasyon ng Array

Linawin ang Layunin gamit ang mga Komento at Pangalan

• Gumamit ng makabuluhang pangalan para sa mga array: reg [7:0] sensor_data [0:7];
• Magdagdag ng mga komento upang ilarawan ang layunin o mga yunit:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Mag-ingat sa mga Hangganan ng Loop

• Maling itaas na limitasyon → out-of-range na pag-access (mga error sa lohika o babala ng simulator)
• Maingat na magpasya kung gagamit ng < o <= para sa pagtatapos ng loop

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Laging I-initialize nang Hayagan

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

I-Disenyo ang Mga Modyul na Maaaring I-reuse

• Ang paggamit ng parameter upang gawing configurable ang mga sukat ng array:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Ang pagpapahintulot ng external parameter passing ay nagpapabuti sa reusability ng module.

Isaalang-alang ang Synthesizability

• Verilog one-dimensional reg arrays: karaniwang synthesizable
• SystemVerilog dynamic/associative/queue arrays: hindi synthesizable (para sa simulation lamang)

Gamitin ang Mga Array vs. Modules nang Angkop

• Maliliit, parehong operasyon → arrays na may for loops
• Magkaibang functionality o malaking sukat na disenyo → modular at hierarchical design

8. Mga Madalas Itanong (FAQ)

Q1. Nagkakaroon ako ng error kapag gumagamit ng multidimensional arrays sa Verilog. Bakit?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Siguraduhing ang iyong development environment ay compliant sa Verilog 2001 o mas bago .
• Kung nananatili ang mga limitasyon, muling isulat gamit ang one-dimensional arrays na may calculated indices.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Kung ilalathala ko ang RAM gamit ang arrays sa Verilog, gagana ba ito sa hardware?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• Ang synthesis tool ay dapat makilala ang deskripsyong ito bilang block RAM inference .
• Ang read/write timing (synchronous vs. asynchronous) at access style ay dapat sumunod sa mga tiyak na template o hindi maaaring ma-infer ng tool ang memory nang tama.

• Sundin ang synthesis guide na ibinigay ng iyong FPGA/ASIC vendor.
• Kung magkaiba ang behavior sa pagitan ng simulation at hardware, suriin ang mga log at i-debug nang hakbang-hakbang.

Q3. Maaari ko bang gamitin ang dynamic arrays, associative arrays, o queues ng SystemVerilog sa aktwal na hardware?

A3.

• Pansamantalang storage ng data sa testbenches
• Randomization o scoreboard implementations sa verification environments
• Kompleks na deskripsyon ng transaksyon

• Anumang design code na gumagamit ng mga uri ng array na ito ay ii-ignore o magdudulot ng error sa synthesis tools.
• Kung kinakailangan ang hardware implementation, i-convert ang mga ito sa reg o fixed-length one-dimensional arrays.

9. Konklusyon

Mga Pangunahing Punto

• Sa pamamagitan ng pag-unawa sa pangunahing uri ng data ng Verilog (reg at wire), maiiwasan mo ang mga error kapag nagtatrabaho sa mga array.
• Ang one-dimensional arrays ay mahahalagang estruktura para sa pagsasama-sama ng data at pagmomodelo ng memorya.
• Ang multidimensional arrays ay sinusuportahan simula Verilog 2001 pataas, na nagbibigay-daan sa mga disenyo na estilo ng matrix.
• Ang SystemVerilog ay nagtatampok ng mga flexible na estruktura tulad ng dynamic arrays, associative arrays, at queues (pangunahing para sa simulation at verification).
• Sa pagsunod sa best practices sa paghawak ng array (initialization, naming, reusability, synthesis considerations), makakagawa ka ng mas mataas na kalidad na code.

Praktikal na Mga Tip

Inirerekomendang Susunod na Mga Paksa

• Paggamit ng mga generate statement para sa dynamic na pagbuo ng circuit gamit ang mga array
• Pagsasama ng interface sa mga array para sa disenyo ng bus
• Pagpapatupad ng FIFO, ring buffers, at mga optimisasyon ng ROM gamit ang mga array