การใช้ if statement ใน Verilog: คู่มือพื้นฐานถึงขั้นสูงสำหรับการออกแบบ FPGA

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. บทนำ

Verilog HDL (Hardware Description Language) เป็นภาษาบรรยายฮาร์ดแวร์ที่ถูกใช้อย่างแพร่หลายในการออกแบบและการจำลองวงจรดิจิทัล โดยเฉพาะคำสั่ง if ถือเป็นองค์ประกอบสำคัญในการเขียนเงื่อนไขแบบ branching บทความนี้จะอธิบายคำสั่ง if ของ Verilog ตั้งแต่ไวยากรณ์พื้นฐานไปจนถึงการใช้งานขั้นสูง พร้อมทั้งข้อผิดพลาดที่พบบ่อยและจุดที่ควรระวัง เพื่อช่วยให้ผู้อ่านสามารถเขียนโค้ดได้อย่างมีประสิทธิภาพมากขึ้น

2. ไวยากรณ์พื้นฐานของ if

คำสั่ง if ใน Verilog ใช้เพื่อควบคุมการทำงานของโค้ดตามเงื่อนไขที่กำหนด มาดูโครงสร้างพื้นฐานกันก่อน

รูปแบบพื้นฐานของ if

if (เงื่อนไข) begin
    // โค้ดที่ทำงานเมื่อเงื่อนไขเป็นจริง
end

ไวยากรณ์ของ if-else

ด้วย if-else เราสามารถเขียนโค้ดให้ทำงานแตกต่างกันตามผลลัพธ์ของเงื่อนไขได้

if (เงื่อนไข) begin
    // โค้ดเมื่อเงื่อนไขเป็นจริง
end else begin
    // โค้ดเมื่อเงื่อนไขเป็นเท็จ
end

ตัวอย่างการใช้งาน: การ branching แบบง่าย

ตัวอย่างนี้จะแสดงการตั้งค่าเอาต์พุต b เป็น 1 เมื่ออินพุต a มีค่าเท่ากับ 1

module simple_if_example(input a, output reg b);
    always @ (a) begin
        if (a == 1) begin
            b = 1;
        end else begin
            b = 0;
        end
    end
endmodule

3. ความแตกต่างระหว่าง if และ case

ใน Verilog มีสองวิธีหลักในการเขียนเงื่อนไขคือ if และ case การเข้าใจลักษณะการใช้งานและสถานการณ์ที่เหมาะสมของแต่ละวิธีจะช่วยให้การเขียนโค้ดมีประสิทธิภาพมากขึ้น

สถานการณ์ที่เหมาะสม

• if: เหมาะกับเงื่อนไขที่ซับซ้อนและต้องการการเปรียบเทียบที่ยืดหยุ่น
• case: เหมาะสำหรับการเลือกทำงานตามค่าคงที่หลายค่า (multiple fixed values)

ตัวอย่างโค้ดเปรียบเทียบ

ด้านล่างเป็นตัวอย่างการเขียนเงื่อนไขเดียวกันด้วย if และ case

กรณี if:

if (a == 1) begin
    b = 1;
end else if (a == 2) begin
    b = 2;
end else begin
    b = 0;
end

กรณี case:

case (a)
    1: b = 1;
    2: b = 2;
    default: b = 0;
endcase

การใช้ case จะทำให้โค้ดสั้นและอ่านง่ายขึ้นเมื่อเงื่อนไขมีค่าที่แน่นอน แต่ถ้าเงื่อนไขซับซ้อน การใช้ if จะยืดหยุ่นกว่า

4. ข้อผิดพลาดที่พบบ่อยและสิ่งที่ควรระวัง

ในการใช้ if ใน Verilog มักจะมีข้อผิดพลาดหรือจุดที่ควรใส่ใจดังนี้

การจัดการค่าที่ไม่กำหนด (x, z)

ถ้าในเงื่อนไขมีค่าที่ไม่กำหนด (x หรือ z) อาจทำให้ผลการเปรียบเทียบไม่เป็นไปตามที่คาด ตัวอย่างเช่น:

if (a == 1) begin
    b = 1;
end

ถ้า a เป็น x หรือ z เงื่อนไขนี้จะถูกประเมินว่าเป็นเท็จ ดังนั้นเพื่อความถูกต้อง ควรใช้ตัวดำเนินการ === แทน

การใช้ Blocking และ Non-blocking Assignment

ภายใน if สามารถใช้การกำหนดค่าได้ 2 แบบ คือ = (blocking) และ <= (non-blocking) ซึ่งต้องเลือกให้ถูกต้องตามบริบท

// การกำหนดค่าแบบ blocking
always @ (posedge clk) begin
    a = b;
end

// การกำหนดค่าแบบ non-blocking
always @ (posedge clk) begin
    a <= b;
end

โดยทั่วไปการกำหนดค่าแบบ non-blocking (<=) เหมาะกับการทำงานที่ต้องซิงค์กับสัญญาณนาฬิกา (clock)

5. การใช้งานจริงของ if ใน Verilog

การใช้คำสั่ง if ใน Verilog ไม่ได้จำกัดเพียงการเขียนเงื่อนไขพื้นฐานเท่านั้น แต่ยังถูกนำไปใช้ในงานออกแบบวงจรจริง เช่น state machine และ logic ที่ซับซ้อน ส่วนนี้จะแสดงวิธีการใช้งานจริงพร้อมตัวอย่าง

การใช้ if ใน State Machine

State Machine เป็นรูปแบบที่พบได้บ่อยในการออกแบบวงจร โดยมีการเปลี่ยนสถานะตามเงื่อนไขที่กำหนด คำสั่ง if มักถูกใช้เพื่อควบคุมการเปลี่ยนสถานะ

ตัวอย่าง: State Machine แบบ 3 สถานะ

module state_machine(
    input clk,
    input reset,
    input start,
    output reg done
);
    reg [1:0] state;
    parameter IDLE = 2'b00, RUNNING = 2'b01, COMPLETE = 2'b10;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            state <= IDLE;
            done <= 0;
        end else begin
            case (state)
                IDLE: begin
                    if (start) state <= RUNNING;
                end
                RUNNING: begin
                    // เปลี่ยนสถานะตามเงื่อนไข
                    state <= COMPLETE;
                end
                COMPLETE: begin
                    done <= 1;
                    state <= IDLE; // กลับไปเริ่มใหม่
                end
                default: state <= IDLE;
            endcase
        end
    end
endmodule

ในตัวอย่างนี้ state จะเปลี่ยนจาก IDLE → RUNNING → COMPLETE โดยมีเงื่อนไขควบคุมในแต่ละขั้นตอน

การจัดการเงื่อนไขที่ซับซ้อน

เมื่อมีหลายเงื่อนไขเกิดขึ้นพร้อมกัน คำสั่ง if ช่วยให้การเขียนโค้ดกระชับและอ่านง่ายขึ้น ตัวอย่างเช่น:

ตัวอย่าง: การตรวจสอบหลายเงื่อนไข

always @(posedge clk) begin
    if (enable && (data_in > threshold) && !error) begin
        data_out <= data_in;
    end else begin
        data_out <= 0;
    end
end

ในกรณีนี้ data_out จะอัปเดตเฉพาะเมื่อ:

1. enable ถูกเปิดใช้งาน
2. data_in มีค่ามากกว่า threshold
3. ไม่มีสัญญาณ error

การตรวจสอบการทำงานใน Simulation และ Hardware จริง

บางครั้งพฤติกรรมของโค้ดใน simulation และ hardware จริงอาจไม่เหมือนกัน โดยเฉพาะเมื่อใช้ if ดังนั้นควรระวังเรื่องต่อไปนี้:

1. การกำหนดค่าเริ่มต้น (initial value)
   ใน hardware จริงสัญญาณทุกตัวต้องถูกกำหนดค่าเริ่มต้นอย่างชัดเจน หากไม่กำหนด อาจเกิดค่า x ใน simulation และทำให้เงื่อนไขทำงานผิดพลาด
2. ความแตกต่างของ timing
   ใน hardware อาจมี delay ของ clock ทำให้ผลลัพธ์ต่างจาก simulation

ตัวอย่าง: การกำหนดค่าเริ่มต้น

initial begin
    data_out = 0;
end

การกำหนดค่าเริ่มต้นจะช่วยให้ผลลัพธ์ของ if ทำงานตามที่คาดหวังมากขึ้น

6. คำถามที่พบบ่อย (FAQ)

ในส่วนนี้เป็นคำถามที่มักถูกถามเกี่ยวกับการใช้ if ใน Verilog

คำถาม 1: สามารถละ begin/end ใน if ได้หรือไม่?

คำตอบ:
ได้ หากมีเพียงบรรทัดเดียวใน if สามารถละ begin และ end ได้ แต่เพื่อป้องกันข้อผิดพลาดเมื่อเพิ่มโค้ดใหม่ แนะนำให้ใส่ไว้เสมอ

ตัวอย่าง: กรณีที่ละได้

if (a == 1)
    b = 1;

รูปแบบที่แนะนำ

if (a == 1) begin
    b = 1;
end

คำถาม 2: ควรใช้ if หรือ case?

คำตอบ:
ถ้าเงื่อนไขซับซ้อนและต้องการความยืดหยุ่นให้ใช้ if แต่ถ้าเป็นการเปรียบเทียบค่าคงที่หลายค่า การใช้ case จะทำให้โค้ดสั้นและอ่านง่ายกว่า

คำถาม 3: ถ้าใช้สัญญาณเดี่ยวในเงื่อนไขจะเกิดอะไรขึ้น?

คำตอบ:
ถ้าเขียน if (a) จะถูกประเมินว่าเป็นจริงเมื่อ a มีค่า 1 แต่ถ้า a เป็น x หรือ z อาจทำให้เกิดพฤติกรรมไม่คาดคิด

คำถาม 4: ถ้ามีค่าไม่กำหนด (x, z) อยู่ในเงื่อนไขจะเป็นอย่างไร?

คำตอบ:
เมื่อใช้ == หรือ != ถ้ามีค่าไม่กำหนด เงื่อนไขอาจถูกประเมินว่าเป็นเท็จ เพื่อเลี่ยงปัญหานี้ ควรใช้ === หรือ !== แทน

ตัวอย่าง: การจัดการค่าไม่กำหนด

if (a === 1) begin
    b = 1;
end

7. สรุป

บทความนี้ได้อธิบายการใช้ if ใน Verilog ตั้งแต่พื้นฐานไปจนถึงการใช้งานจริง พร้อมทั้งข้อควรระวังและ FAQ การใช้ if อย่างถูกต้องช่วยให้โค้ดมีประสิทธิภาพและลดความผิดพลาด โดยเฉพาะเรื่องการจัดการค่าที่ไม่กำหนดและการเขียนเงื่อนไข branching ที่เหมาะสม