Verilog คืออะไร? คู่มือครบวงจรสำหรับผู้เริ่มต้นออกแบบวงจรดิจิทัล

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Verilog คืออะไร? ภาพรวมและประโยชน์

นิยามพื้นฐานของ Verilog

Verilog (เวริล็อก) เป็นหนึ่งในภาษาอธิบายฮาร์ดแวร์ (HDL) ที่ใช้ในการออกแบบวงจรดิจิทัล หากภาษาโปรแกรมซอฟต์แวร์ใช้สำหรับเขียนโปรแกรมคอมพิวเตอร์ Verilog ก็ใช้สำหรับอธิบายการทำงานของวงจรและระบบดิจิทัล การใช้ภาษานี้ช่วยให้การออกแบบวงจรที่ซับซ้อนง่ายขึ้น และช่วยให้นักออกแบบสามารถทำการจำลอง (simulation) และสังเคราะห์ (synthesis – การแปลงวงจรให้อยู่ในรูปแบบที่ผลิตได้) ได้อย่างมีประสิทธิภาพ

Verilog ได้รับการพัฒนาในปี 1984 และได้รับการกำหนดเป็นมาตรฐานโดย IEEE (Institute of Electrical and Electronics Engineers) ในปี 1995 หลังจากนั้นก็มีการพัฒนาอย่างต่อเนื่อง และปัจจุบันถูกนำมาใช้อย่างแพร่หลายในการออกแบบ FPGA (Field-Programmable Gate Array) และ ASIC (Application-Specific Integrated Circuit)

บทบาทของ Verilog ในการออกแบบวงจรดิจิทัล

การออกแบบวงจรดิจิทัลเป็นกระบวนการสร้างระบบที่ใช้สัญญาณไฟฟ้าในการประมวลผลข้อมูล ตัวอย่างเช่น โปรเซสเซอร์และหน่วยความจำที่ทำงานภายในสมาร์ทโฟนหรือคอมพิวเตอร์ Verilog ถูกนำมาใช้เป็นเครื่องมือในการเพิ่มประสิทธิภาพการออกแบบระบบดิจิทัลดังกล่าว

โดยเฉพาะอย่างยิ่ง Verilog ถูกนำมาใช้ในสถานการณ์ดังต่อไปนี้:

• การออกแบบ FPGA: FPGA เป็นอุปกรณ์ที่มีความยืดหยุ่นสูงในการออกแบบวงจร การใช้ Verilog ช่วยให้สามารถกำหนดฟังก์ชันของ FPGA ได้อย่างอิสระและใช้งานเป็นอุปกรณ์ที่สามารถตั้งโปรแกรมใหม่ได้
• การออกแบบ ASIC: ASIC เป็นวงจรรวมที่ออกแบบมาสำหรับวัตถุประสงค์เฉพาะ การใช้ Verilog ช่วยให้สามารถออกแบบ IC แบบกำหนดเองได้
• การจำลอง (Simulation): วงจรที่เขียนด้วย Verilog สามารถทำการจำลองบนซอฟต์แวร์เพื่อตรวจสอบการทำงานล่วงหน้าได้ ซึ่งช่วยให้สามารถค้นหาและแก้ไขข้อผิดพลาดในการออกแบบได้ตั้งแต่เนิ่นๆ

สิ่งที่จะได้เรียนรู้จากบทความนี้และกลุ่มเป้าหมาย

ในบทความนี้ จะอธิบายเนื้อหาต่อไปนี้ทีละขั้นตอน สำหรับผู้ที่เพิ่งเริ่มต้นเรียนรู้ Verilog หรือต้องการทบทวนพื้นฐาน:

1. ไวยากรณ์พื้นฐานของ Verilog และพื้นฐานการออกแบบ
2. ตัวอย่างการออกแบบเชิงปฏิบัติและวิธีการดีบัก
3. แนะนำแหล่งข้อมูลและเครื่องมือที่เป็นประโยชน์ในการเรียนรู้

กลุ่มเป้าหมายคือบุคคลดังต่อไปนี้:

• ผู้เริ่มต้นที่ต้องการเรียนรู้ Verilog หรือ HDL
• วิศวกรที่กำลังจะเริ่มต้นออกแบบ FPGA หรือ ASIC
• นักออกแบบหรือนักศึกษาที่ต้องการทบทวนความรู้พื้นฐาน

2. ไวยากรณ์และแนวคิดพื้นฐานของ Verilog

ไวยากรณ์พื้นฐานและกลไกของ Verilog

การนิยามและการใช้งานโมดูล (module)

เมื่อเริ่มต้นการออกแบบด้วย Verilog หน่วยพื้นฐานที่สุดคือ “โมดูล (module)” โมดูลแสดงถึงองค์ประกอบของวงจร และเป็นที่สำหรับอธิบายอินพุต/เอาต์พุตและโครงสร้างภายใน นี่คือตัวอย่างโมดูลอย่างง่าย:

module AND_gate (
    input wire a, // อินพุต a
    input wire b, // อินพุต b
    output wire y // เอาต์พุต y
);
    assign y = a & b; // การดำเนินการ AND
endmodule

ในโค้ดนี้ อธิบายวงจรที่ทำการดำเนินการ AND บนสัญญาณอินพุตสองตัว (a และ b) และเชื่อมต่อผลลัพธ์กับเอาต์พุต (y) ใช้คีย์เวิร์ด module เพื่อกำหนดโมดูลและปิดท้ายด้วย endmodule

ประเภทของชนิดข้อมูลและการเลือกใช้ (การแยกใช้ระหว่าง wire, reg)

ในชนิดข้อมูลของ Verilog มีหลักๆ อยู่ 2 ประเภทดังนี้:

• wire: แสดงถึงสายไฟ ใช้สำหรับเชื่อมต่อสัญญาณ
• reg: แสดงถึงรีจิสเตอร์ ใช้สำหรับเก็บค่าโดยซิงโครไนซ์กับ clock

ตัวอย่างเช่น ในโค้ดต่อไปนี้ จะแสดงการแยกใช้ระหว่าง wire และ reg:

module Example (
    input wire clk,    // อินพุต clock
    input wire rst,    // อินพุต reset
    input wire a,      // อินพุต a
    output reg y       // เอาต์พุต y
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            y <= 0;    // เมื่อรีเซ็ต กำหนดเอาต์พุตเป็น 0
        else
            y <= a;    // เมื่อ clock ขึ้น กำหนดค่าจากอินพุต a ให้กับเอาต์พุต y
    end
endmodule

ในที่นี้ เอาต์พุต y จะเปลี่ยนไปตามสัญญาณ clock clk ชนิด reg ใช้สำหรับเก็บค่า และถูกใช้ภายในบล็อก always

โครงสร้างควบคุม (if, case) และข้อควรระวังในการจำลอง

วิธีการใช้คำสั่ง if

ใน Verilog จะใช้คำสั่ง if ในการเขียนเงื่อนไขการแยกสาขา นี่คือตัวอย่างพื้นฐานของคำสั่ง if:

always @(posedge clk) begin
    if (a == 1'b1)
        y <= 1'b0;  // ถ้า a เป็น 1 กำหนด y เป็น 0
    else
        y <= 1'b1;  // ในกรณีอื่น กำหนด y เป็น 1
end

คำสั่ง if มีประโยชน์เมื่อต้องการเปลี่ยนการทำงานตามเงื่อนไขของวงจร

วิธีการใช้คำสั่ง case

หากต้องการแยกเงื่อนไขหลายๆ อย่าง การใช้คำสั่ง case จะมีประสิทธิภาพมากกว่า นี่คือตัวอย่างที่แสดงการเปลี่ยนสถานะ:

always @(state) begin
    case (state)
        2'b00: y = 1'b0;
        2'b01: y = 1'b1;
        2'b10: y = 1'b0;
        2'b11: y = 1'b1;
        default: y = 1'bx; // สถานะไม่ทราบค่า
    endcase
end

ในตัวอย่างนี้ เอาต์พุต y จะเปลี่ยนไปตามสถานะ state การใช้คำสั่ง case ช่วยให้โค้ดอ่านง่ายขึ้น

แนวคิดพื้นฐานที่ผู้เริ่มต้นควรรู้

ความแตกต่างระหว่าง Blocking Assignment และ Non-blocking Assignment

ใน Verilog มีวิธีการกำหนดค่าอยู่ 2 แบบดังนี้:

• Blocking Assignment (=): ลำดับของการประมวลผลจะถูกดำเนินการตามลำดับ
• Non-blocking Assignment (<=): ค่าจะถูกอัปเดตแบบขนาน

มาดูตัวอย่างต่อไปนี้:

always @(posedge clk) begin
    a = b;     // Blocking Assignment
    c <= d;    // Non-blocking Assignment
end

Blocking Assignment ทำงานเหมือนซอฟต์แวร์ที่โปรแกรมถูกดำเนินการตามลำดับ ในขณะที่ Non-blocking Assignment ใช้เพื่ออธิบายฮาร์ดแวร์ที่ทำงานแบบขนานได้อย่างถูกต้อง โดยทั่วไปแล้ว Non-blocking Assignment มักถูกใช้ภายในบล็อก always

แนวคิดและวิธีการเขียน Parallel Processing

Verilog รองรับการอธิบายฮาร์ดแวร์ที่สามารถประมวลผลแบบขนานได้ ในตัวอย่างต่อไปนี้ บล็อก always สองบล็อกจะทำงานอย่างอิสระ:

always @(posedge clk) begin
    a <= b + 1;
end

always @(posedge clk) begin
    c <= d - 1;
end

เช่นนี้ แต่ละบล็อก always จะดำเนินการโปรเซสอิสระ ซึ่งสามารถอธิบายการทำงานที่ใกล้เคียงกับวงจรฮาร์ดแวร์จริงได้

ความแตกต่างระหว่าง Simulation และ Synthesis

• Simulation: กระบวนการตรวจสอบบนซอฟต์แวร์ว่าวงจรที่ออกแบบทำงานตามที่คาดหวังหรือไม่
• Synthesis: กระบวนการแปลงการออกแบบให้เป็นฮาร์ดแวร์จริง

ใน Verilog โค้ดที่เขียนขึ้นสำหรับการจำลอง (เช่น บล็อก initial) จะไม่ถูกใช้ในการสังเคราะห์ ดังนั้น การแยกโค้ดที่สามารถสังเคราะห์ได้ออกจากโค้ดสำหรับการจำลองอย่างชัดเจนจึงเป็นสิ่งสำคัญ

3. ฟังก์ชันและคุณสมบัติหลักของ Verilog

คุณสมบัติของ Verilog และความแตกต่างจาก HDL อื่นๆ

จุดแข็งของ Verilog

Verilog มีจุดแข็งดังต่อไปนี้ เมื่อเทียบกับภาษาอธิบายฮาร์ดแวร์ (HDL) อื่นๆ:

1. ไวยากรณ์ที่เรียบง่าย

• Verilog มีไวยากรณ์คล้ายกับภาษา C ซึ่งเป็นภาษาที่เรียนรู้ได้ง่ายสำหรับวิศวกรที่มีประสบการณ์ด้านการเขียนโปรแกรม
• ไวยากรณ์พื้นฐาน เช่น โมดูล ชนิดข้อมูล และโอเปอเรเตอร์ เป็นไปตามสัญชาตญาณ และได้รับการออกแบบให้เป็นมิตรกับผู้เริ่มต้น

1. การสนับสนุนที่กว้างขวาง

• Verilog ได้รับการสนับสนุนตามมาตรฐานในเครื่องมือออกแบบ FPGA และ ASIC (เช่น Vivado, ModelSim)
• การมีแหล่งข้อมูลการเรียนรู้และชุมชนที่หลากหลายช่วยสนับสนุนการเรียนรู้ของผู้เริ่มต้น

1. วิธีการออกแบบที่มีความยืดหยุ่นสูง

• รองรับวิธีการออกแบบที่หลากหลาย ตั้งแต่ระดับต่ำไปจนถึงระดับสูง โดยเน้นที่การออกแบบ RTL (Register Transfer Level)

การเปรียบเทียบกับ VHDL และ SystemVerilog

มาดูความแตกต่างของ Verilog เมื่อเทียบกับ HDL อื่นๆ โดยเฉพาะ VHDL และ SystemVerilog

• ความแตกต่างจาก VHDL: VHDL มีไวยากรณ์ที่เข้มงวดและป้องกันการเกิดข้อผิดพลาดได้ง่ายกว่า แต่ Verilog มีประสิทธิภาพในแง่ที่เรียบง่ายและใช้การเขียนโค้ดน้อยกว่า
• ความแตกต่างจาก SystemVerilog: SystemVerilog เป็นเวอร์ชันที่สูงกว่าและเข้ากันได้กับ Verilog โดยมีการเพิ่มเครื่องมือตรวจสอบขั้นสูงและฟังก์ชันการเขียนโปรแกรมเชิงวัตถุเข้ามา

โดยทั่วไปแล้ว เมื่อผู้เริ่มต้นเริ่มการออกแบบดิจิทัล มักจะเลือก Verilog ซึ่งมีไวยากรณ์ที่กระชับ

ตัวอย่างการใช้งาน Verilog ที่เป็นรูปธรรม

บทบาทของ Verilog ในการออกแบบ FPGA

FPGA เป็นวงจรรวมที่ผู้ใช้สามารถตั้งโปรแกรมได้ การใช้ Verilog ช่วยให้สามารถออกแบบวงจรลอจิกที่ซับซ้อนได้อย่างง่ายดาย นี่คือบทบาทของ Verilog ในการออกแบบ FPGA:

1. การสร้างต้นแบบ (Prototyping)

• ใช้ในการตรวจสอบการทำงานของวงจรในขั้นตอนเริ่มต้นของการพัฒนาผลิตภัณฑ์
• สามารถสร้างต้นแบบการออกแบบได้อย่างรวดเร็วโดยใช้ Verilog และมีความยืดหยุ่นในการรองรับการเปลี่ยนแปลงข้อกำหนด

1. การตรวจสอบการทำงาน (Functional Verification)

• ในการออกแบบ FPGA จะทำการจำลองโดยใช้ Verilog เพื่อค้นหาข้อผิดพลาดในการออกแบบตั้งแต่เนิ่นๆ
• สร้าง testbench ด้วยเครื่องมือจำลอง (เช่น ModelSim) เพื่อตรวจสอบการทำงานของวงจร

ขั้นตอนการจำลองวงจร

ขั้นตอนพื้นฐานของการจำลองโดยใช้ Verilog มีดังนี้:

1. การอธิบายวงจร (Circuit Description)

• อธิบายวงจรเป้าหมายของการออกแบบโดยใช้ Verilog

1. การสร้าง Testbench

• Testbench กำหนดสภาพแวดล้อมสำหรับการตรวจสอบการทำงานของวงจรที่ออกแบบ นี่คือตัวอย่าง testbench อย่างง่าย:

module Testbench;
    reg a, b;
    wire y;

    // สร้างอินสแตนซ์ของโมดูลเป้าหมายที่จะทดสอบ
    AND_gate uut (
        .a(a),
        .b(b),
        .y(y)
    );

    initial begin
        // ใช้รูปแบบการทดสอบ
        a = 0; b = 0;
        #10; a = 0; b = 1;
        #10; a = 1; b = 0;
        #10; a = 1; b = 1;
        #10;
    end
endmodule

3. การดำเนินการจำลอง (Simulation Execution)

• ดำเนินการ testbench ด้วยเครื่องมือจำลอง และตรวจสอบว่าวงจรทำงานตามที่คาดหวังหรือไม่

3. การวิเคราะห์ผลลัพธ์ (Result Analysis)

• วิเคราะห์เอาต์พุตจากการจำลอง เพื่อระบุปัญหาในการออกแบบ

4. ตัวอย่างการออกแบบเชิงปฏิบัติโดยใช้ Verilog

เรียนรู้ด้วยโค้ดตัวอย่าง Verilog

ตัวอย่างการออกแบบ Counter (พร้อมคำอธิบายโค้ด)

Counter เป็นองค์ประกอบพื้นฐานและสำคัญในการออกแบบวงจรดิจิทัล นี่คือตัวอย่างของ counter ที่เพิ่มค่าตามสัญญาณ clock:

module Counter (
    input wire clk,    // อินพุต clock
    input wire rst,    // อินพุต reset
    output reg [3:0] count // เอาต์พุต counter 4 บิต
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            count <= 4'b0000; // เมื่อรีเซ็ต กำหนด counter เป็น 0
        else
            count <= count + 1; // เพิ่มค่า counter ทุกครั้งที่ clock ขึ้น
    end
endmodule

คำอธิบาย:

1. clk คือสัญญาณ clock ที่ควบคุม timing ของวงจร
2. rst คือสัญญาณ reset ที่ใช้ในการเริ่มต้นค่า counter
3. ค่าของ counter แสดงด้วย 4 บิต (0-15) และจะเพิ่มขึ้นแบบซิงโครไนซ์กับการขึ้นของสัญญาณ clock

การเขียน Finite State Machine (FSM) และตัวอย่างการประยุกต์ใช้

FSM (Finite State Machine) ใช้ในการออกแบบวงจรที่มีหลายสถานะ นี่คือตัวอย่างการออกแบบ FSM ที่มี 3 สถานะ:

module FSM (
    input wire clk,    // อินพุต clock
    input wire rst,    // อินพุต reset
    input wire in,     // trigger การเปลี่ยนสถานะ
    output reg [1:0] state // สถานะปัจจุบัน
);
    // การกำหนดสถานะ
    localparam STATE0 = 2'b00,
               STATE1 = 2'b01,
               STATE2 = 2'b10;

    always @(posedge clk or posedge rst) begin
        if (rst)
            state <= STATE0; // สถานะเริ่มต้น
        else begin
            case (state)
                STATE0: state <= (in) ? STATE1 : STATE0;
                STATE1: state <= (in) ? STATE2 : STATE0;
                STATE2: state <= (in) ? STATE0 : STATE1;
                default: state <= STATE0;
            endcase
        end
    end
endmodule

คำอธิบาย:

1. ใช้ localparam ในการกำหนดสถานะ
2. ใช้คำสั่ง case เพื่อทำการเปลี่ยนสถานะตามอินพุต in
3. ตัวอย่างการออกแบบนี้ สามารถนำไปประยุกต์ใช้กับระบบควบคุมแบบง่าย หรือวงจรกำเนิดสัญญาณได้

การออกแบบตัวบวกอย่างง่าย (ขั้นตอนสำหรับผู้เริ่มต้น)

ถัดไป จะออกแบบตัวบวก 2 บิตแบบง่าย:

module Adder (
    input wire [1:0] a, // อินพุต a ขนาด 2 บิต
    input wire [1:0] b, // อินพุต b ขนาด 2 บิต
    output wire [2:0] sum // เอาต์พุต sum ขนาด 3 บิต (เนื่องจากค่าสูงสุดจะใช้ 3 บิต)
);
    assign sum = a + b; // การประมวลผลการบวก
endmodule

คำอธิบาย:

1. ใช้คำสั่ง assign เพื่อทำการบวก
2. กำหนดเอาต์พุตเป็น 3 บิต โดยคำนึงถึง carry
3. ตัวบวกแบบนี้มีความสำคัญในฐานะพื้นฐานของวงจรประมวลผลการคำนวณ

ความท้าทายที่พบบ่อยและวิธีการแก้ไข

ตัวอย่างข้อผิดพลาดที่พบบ่อย (ระหว่าง Simulation และ Synthesis)

1. ข้อผิดพลาดในการจำลอง (Simulation Error)

• ตัวอย่างข้อผิดพลาด: สัญญาณกลายเป็นค่าไม่ทราบ (x)
• สาเหตุ: การกำหนดค่าเริ่มต้นไม่เพียงพอ หรือการเชื่อมต่อโมดูลผิดพลาด
• วิธีแก้ไข: กำหนดสัญญาณอินพุตหรือสถานะเริ่มต้นให้ชัดเจน หรือทำการกำหนดค่าเริ่มต้นใน testbench

1. ข้อผิดพลาดในการสังเคราะห์ (Synthesis Error)

• ตัวอย่างข้อผิดพลาด: ไวยากรณ์ที่ไม่สามารถสังเคราะห์ได้ (เช่น บล็อก initial)
• สาเหตุ: ใช้การเขียนโค้ดที่เครื่องมือสังเคราะห์ไม่รองรับ
• วิธีแก้ไข: ใช้ไวยากรณ์ที่สามารถสังเคราะห์ได้ (เช่น บล็อก always)

วิธีการใช้เครื่องมือ Debug

ในการพัฒนาการออกแบบด้วย Verilog การ debug เป็นสิ่งสำคัญมาก ต่อไปนี้คือเครื่องมือ debug ที่ใช้บ่อยและวิธีการใช้งาน:

1. เครื่องมือจำลอง (เช่น ModelSim)

• สามารถตรวจสอบ timing และการทำงานของสัญญาณได้โดยการดูผลลัพธ์การจำลองในรูปแบบ waveform

1. Waveform Viewer

• ดูการเปลี่ยนแปลงของสัญญาณอินพุตและเอาต์พุตด้วยสายตา เพื่อระบุปัญหาในการออกแบบ

1. ข้อความ Debug

• ใช้คำสั่ง display เพื่อแสดงข้อมูล debug ออกมา เพื่อตรวจสอบค่าและสถานะของสัญญาณ:

   initial begin
       $display("Initial state: %b", state);
   end

5. แหล่งข้อมูลและเครื่องมือสำหรับเรียนรู้ Verilog

แหล่งข้อมูลที่แนะนำสำหรับการเรียนรู้ Verilog

หนังสือสำหรับผู้เริ่มต้นและบทเรียนออนไลน์

สำหรับผู้ที่เพิ่งเริ่มต้นเรียนรู้ Verilog การใช้สื่อการเรียนรู้ที่น่าเชื่อถือเป็นสิ่งสำคัญ ต่อไปนี้คือแหล่งข้อมูลที่แนะนำสำหรับผู้เริ่มต้น:

1. หนังสือ

• 『HDLによるデジタル設計入門』
  • เป็นหนังสือภาษาญี่ปุ่นที่เป็นที่นิยม ซึ่งสามารถเรียนรู้แนวคิดพื้นฐานของ Verilog และ VHDL โดยเปรียบเทียบกัน
• 『Verilog HDL: A Guide to Digital Design and Synthesis』
  • เป็นภาษาอังกฤษ แต่เป็นหนังสือที่ดีเยี่ยมที่สามารถเรียนรู้ได้อย่างเป็นระบบตั้งแต่พื้นฐานไปจนถึงการปฏิบัติจริง
• 『Digital Design and Verilog HDL Fundamentals』
  • อธิบายการออกแบบวงจรดิจิทัลด้วย Verilog อย่างละเอียด สำหรับผู้เริ่มต้นจนถึงระดับกลาง

1. บทเรียนออนไลน์

• YouTube
  • มีบทเรียนมากมายเป็นภาษาญี่ปุ่นและภาษาอังกฤษให้บริการฟรี จุดเด่นคือสามารถเรียนรู้ไปพร้อมกับการรันโค้ดจริงได้
  • ตัวอย่าง: ซีรีส์วิดีโอเช่น “Verilog Introduction”, “FPGA Design Basics”
• เว็บไซต์
  • EDA Playground: เป็นสภาพแวดล้อมออนไลน์ที่สามารถทดลองโค้ด Verilog ได้บนเบราว์เซอร์
  • ASIC World: สามารถเรียนรู้ตั้งแต่ไวยากรณ์พื้นฐานของ Verilog ไปจนถึงตัวอย่างการออกแบบเชิงปฏิบัติ

แนะนำคอร์สวิดีโอและสื่อการเรียนรู้เชิงปฏิบัติ

1. Udemy

• มีคอร์สเรียน เช่น “Verilog for Beginners” และ “Learn FPGA Design” ซึ่งสามารถเรียนรู้ผ่านวิดีโอและการปฏิบัติจริง
• มีค่าใช้จ่าย แต่มีเนื้อหาครบถ้วนที่ช่วยให้ผู้เริ่มต้นเรียนรู้ได้อย่างเป็นระบบ

1. Coursera

• ให้บริการคอร์สออนไลน์ระดับมหาวิทยาลัยที่เชี่ยวชาญด้านการออกแบบฮาร์ดแวร์ สามารถเรียนรู้ตั้งแต่พื้นฐานไปจนถึงการออกแบบขั้นสูงได้

เครื่องมือที่สนับสนุนการพัฒนา

เครื่องมือสร้างโมเดล (เช่น ModelSim, Vivado)

1. ModelSim

• เป็นเครื่องมือมาตรฐานสำหรับการจำลอง Verilog ใช้สำหรับตรวจสอบการทำงานและ waveform ของสัญญาณ
• คุณสมบัติ
  • อินเทอร์เฟซที่ใช้งานง่ายสำหรับผู้เริ่มต้น
  • Waveform viewer ที่เป็นไปตามสัญชาตญาณ เหมาะสำหรับการ debug

1. Vivado

• เป็นเครื่องมือออกแบบ FPGA ที่ให้บริการโดย Xilinx รองรับการออกแบบโดยใช้ Verilog
• คุณสมบัติ
  • รองรับการทำงานแบบครบวงจร ตั้งแต่การออกแบบ RTL, simulation, synthesis จนถึง implementation
  • ทำงานร่วมกับบอร์ดพัฒนา FPGA (เช่น Zynq, Artix) ได้อย่างราบรื่น

วิธีการเลือกและติดตั้งเครื่องมือ Synthesis

1. Quartus Prime

• เป็นเครื่องมือพัฒนา FPGA ของ Intel มีเวอร์ชันฟรีสำหรับผู้เริ่มต้นด้วย
• ข้อดี
  • สามารถสร้างภาพวงจรแบบกราฟิกภายในเครื่องมือได้
  • ทำงานร่วมกับ FPGA ซีรีส์ Cyclone ได้ง่าย

1. ISE Design Suite

• เป็นเครื่องมือสำหรับ Xilinx FPGA รุ่นเก่า เหมาะสำหรับการใช้งานในสถาบันการศึกษาด้วย
• ข้อดี
  • เหมาะอย่างยิ่งสำหรับการออกแบบโดยใช้บอร์ดการเรียนรู้ (เช่น Basys 2)

6. คำถามที่พบบ่อยเกี่ยวกับ Verilog

วิธีการเรียนรู้ Verilog สำหรับผู้เริ่มต้นคืออะไร?

คำถาม: เพิ่งเริ่มต้นเรียนรู้ Verilog ควรจะเริ่มอย่างไรดี?

คำตอบ:

1. เริ่มจากพื้นฐาน:

• เริ่มต้นด้วยการออกแบบวงจรอย่างง่ายก่อน (เช่น AND gate, OR gate) สิ่งสำคัญคือการทำความเข้าใจไวยากรณ์พื้นฐานและวิธีการใช้โมดูล

1. ใช้เครื่องมือจำลองให้เป็นประโยชน์:

• ตรวจสอบการทำงานของโค้ดที่เขียนด้วยเครื่องมือ เช่น ModelSim หรือ Vivado การได้ทำการจำลองจริงจะช่วยให้เข้าใจได้ลึกซึ้งขึ้น

1. ใช้แหล่งข้อมูลที่น่าเชื่อถือ:

• แนะนำให้ใช้หนังสือหรือบทเรียนออนไลน์เพื่อเรียนรู้อย่างเป็นระบบ (ดูหัวข้อ “5. แหล่งข้อมูลและเครื่องมือสำหรับเรียนรู้ Verilog”)

1. ท้าทายตัวเองด้วยโปรเจกต์:

• เมื่อเรียนรู้พื้นฐานแล้ว ลองทำโปรเจกต์ง่ายๆ (เช่น 4-bit counter หรือ FSM) เพื่อฝึกฝนทักษะเชิงปฏิบัติ

ควรเลือกเรียน VHDL หรือ Verilog?

คำถาม: ควรจะเรียน VHDL หรือ Verilog ดี? และจะเลือกใช้ในสถานการณ์ใดบ้าง?

คำตอบ:

1. สถานการณ์ที่ควรเลือก Verilog:

• Verilog มีไวยากรณ์ที่เรียบง่าย ทำให้เรียนรู้ได้ง่ายสำหรับผู้เริ่มต้นและผู้ที่มีประสบการณ์ภาษา C
• ถูกใช้กันอย่างแพร่หลายในการสร้างต้นแบบและการออกแบบ FPGA

1. สถานการณ์ที่ควรเลือก VHDL:

• เหมาะสำหรับระบบที่มีความสำคัญต่อภารกิจ และเมื่อต้องการการออกแบบขนาดใหญ่และเข้มงวด
• การตรวจสอบชนิดข้อมูลและไวยากรณ์ที่เข้มงวดนั้นยอดเยี่ยมในการป้องกันข้อผิดพลาดในการออกแบบ

1. เกณฑ์การเลือก:

• ความง่ายในการเรียนรู้: Verilog เหมาะที่สุดสำหรับผู้เริ่มต้น
• ข้อกำหนดของโปรเจกต์: เลือกภาษาที่ใช้ในโปรเจกต์
• การสนับสนุนเครื่องมือ: เครื่องมือส่วนใหญ่รองรับทั้งสองภาษา แต่ควรเลือกภาษาที่เหมาะสมที่สุดตามเป้าหมายการออกแบบ (FPGA หรือ ASIC)

ความผิดพลาดที่ผู้เริ่มต้นควรหลีกเลี่ยงคืออะไร?

คำถาม: ข้อผิดพลาดที่ผู้เริ่มต้นมักทำบ่อยๆ ขณะเรียน Verilog คืออะไร? และจะป้องกันได้อย่างไร?

คำตอบ:

1. การกำหนดค่าเริ่มต้นไม่เพียงพอ:

• สัญญาณมักจะเป็นค่าไม่ทราบ (x) ระหว่างการจำลอง
• วิธีแก้ไข: กำหนดค่าเริ่มต้นให้ชัดเจน หรือทำการกำหนดค่าเริ่มต้นใน testbench

   initial begin
       signal = 0; // กำหนดค่าเริ่มต้นให้สัญญาณ
   end

2. ความสับสนระหว่าง Blocking และ Non-blocking Assignment:

• หากสับสนระหว่าง = (Blocking Assignment) และ <= (Non-blocking Assignment) อาจทำให้การทำงานไม่เป็นไปตามที่คาดหวัง
• วิธีแก้ไข: ในบล็อก always ที่ซิงโครไนซ์กับ clock ควรใช้ Non-blocking Assignment (<=)

2. ความสับสนระหว่างโค้ดที่สังเคราะห์ได้กับโค้ดสำหรับการจำลอง:

• หากรวมการเขียนโค้ดสำหรับการจำลองเท่านั้น (เช่น บล็อก initial) เข้าไปในโค้ดสำหรับสังเคราะห์ จะทำให้เกิดข้อผิดพลาด
• วิธีแก้ไข: แยกโค้ดที่สามารถสังเคราะห์ได้ออกจากโค้ดสำหรับการจำลองอย่างชัดเจน

2. ความเข้าใจเรื่อง Parallel Processing ไม่เพียงพอ:

• Verilog ใช้สำหรับอธิบายวงจรที่ทำงานแบบขนาน จึงอาจสับสนกับการประมวลผลแบบลำดับเหมือนซอฟต์แวร์ได้ง่าย
• วิธีแก้ไข: เรียนรู้แนวคิดพื้นฐานของ Parallel Processing และตระหนักว่าบล็อก always หลายบล็อกทำงานอย่างอิสระ

7. เรียนรู้ Verilog และก้าวสู่ขั้นต่อไป

ทบทวนการเรียนรู้ Verilog และเตรียมพร้อมสำหรับก้าวต่อไป

ทบทวน

• ความเข้าใจไวยากรณ์พื้นฐาน: ตรวจสอบว่าสามารถเขียนโมดูล ชนิดข้อมูล และโครงสร้างควบคุมได้แล้วหรือไม่
• การเรียนรู้ตัวอย่างเชิงปฏิบัติ: สิ่งสำคัญคือการสามารถสร้างวงจรดิจิทัลพื้นฐานได้ผ่านการออกแบบ counter และ FSM
• การใช้เครื่องมือให้เป็นประโยชน์: ตรวจสอบว่าได้เรียนรู้การทำงานพื้นฐานของการจำลองและการ debug โดยใช้เครื่องมือ เช่น ModelSim หรือ Vivado แล้ว

เตรียมพร้อมสำหรับก้าวต่อไป

• หากเข้าใจพื้นฐานในตอนนี้ แสดงว่าพร้อมที่จะก้าวไปสู่หัวข้อที่ซับซ้อนขึ้นแล้ว
• ปฏิบัติตามขั้นตอนต่อไปนี้ เพื่อได้รับทักษะและความรู้ใหม่ๆ

เข้าสู่การออกแบบ FPGA

เรียนรู้พื้นฐานของ FPGA

FPGA (Field-Programmable Gate Array) เป็นแพลตฟอร์มที่เหมาะสมที่สุดในการนำทักษะ Verilog ไปประยุกต์ใช้ FPGA เป็นฮาร์ดแวร์ที่สามารถตั้งโปรแกรมได้ และสามารถรองรับการออกแบบที่หลากหลาย

1. เตรียมบอร์ดพัฒนา FPGA

• บอร์ดสำหรับผู้เริ่มต้น: ขอแนะนำ Basys 3 หรือ Nexys A7 จากบริษัท Digilent
• เหตุผล: มีสื่อการเรียนรู้มากมาย และสามารถทำงานร่วมกับเครื่องมือ เช่น Vivado ได้อย่างง่ายดาย

1. ลองทำโปรเจกต์พื้นฐาน

• เริ่มต้นด้วยโปรเจกต์ง่ายๆ เช่น การกระพริบ LED หรือการควบคุมสวิตช์
• เรียนรู้พื้นฐานการออกแบบ FPGA ผ่านวงจรแบ่งความถี่ clock และการควบคุมอินพุตหลายตัว

1. ท้าทายตัวเองด้วยระบบที่ซับซ้อนขึ้น

• ลองออกแบบระบบควบคุมที่รวม FSM หลายตัว หรือออกแบบ memory interface เพื่อเพิ่มพูนทักษะ

การเปลี่ยนไปใช้ SystemVerilog

เหตุผลที่ควรเรียนรู้ SystemVerilog

• SystemVerilog ได้รับการออกแบบให้เป็นส่วนขยายของ Verilog และมีความสามารถในการตรวจสอบขั้นสูงและการเขียนโค้ดเชิงวัตถุ
• มีประสิทธิภาพอย่างยิ่งในการสร้าง testbench และการออกแบบระบบขนาดใหญ่

หัวข้อที่ควรเรียนรู้

1. Testbench แบบ Class-based

• การใช้ SystemVerilog ช่วยให้สามารถทำการทดสอบแบบ random และการวิเคราะห์ coverage ได้

1. การใช้ Interface ให้เป็นประโยชน์

• สามารถเขียนการสื่อสารระหว่างโมดูลที่ซับซ้อนได้อย่างกระชับ

1. โครงสร้างควบคุมที่ได้รับการขยาย

• เรียนรู้ฟังก์ชันที่เพิ่มความปลอดภัยในการออกแบบ เช่น คีย์เวิร์ด unique และ priority

ลองทำโปรเจกต์จริง

เข้าร่วมโครงการ Open Source

การเข้าร่วมโครงการออกแบบดิจิทัลแบบ Open Source ที่เผยแพร่บน GitHub เป็นต้น ช่วยให้ได้รับประสบการณ์เชิงปฏิบัติ ตัวอย่างเช่น:

• การออกแบบโปรเซสเซอร์ RISC-V
• โมดูล DSP (Digital Signal Processing) อย่างง่าย

เริ่มต้นโปรเจกต์ของตัวเอง

• ลองทำการออกแบบดิจิทัลในหัวข้อที่สนใจ
• ตัวอย่าง: นาฬิกาดิจิทัล, โปรเซสเซอร์เสียง, วงจรกรองสัญญาณ เป็นต้น

ข้อเสนอแนะสำหรับขั้นตอนการเรียนรู้ถัดไป

การพัฒนาทักษะการออกแบบขั้นสูง

1. การออกแบบ Pipelining

• เรียนรู้พื้นฐานของการออกแบบ pipelining ซึ่งใช้ในโปรเซสเซอร์ความเร็วสูงและวงจรประมวลผลสัญญาณ

1. ความเข้าใจ Clock Domain

• เรียนรู้วิธีการส่งสัญญาณระหว่างโมดูลที่มีความเร็ว clock ต่างกันอย่างเหมาะสม

1. การออกแบบที่ใช้พลังงานต่ำ

• นำเทคนิคการออกแบบที่คำนึงถึงประสิทธิภาพพลังงานมาใช้ เพื่อพัฒนาทักษะที่ใช้งานได้จริงยิ่งขึ้น