Dominando os Blocos always do Verilog: Sintaxe, Bloqueio vs Não Bloqueio e Extensões do SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Introdução

Qual é o papel do bloco always no Verilog?

Por que precisamos do bloco always?

• Lógica combinacional: a saída muda imediatamente quando as entradas mudam
• Lógica sequencial: a saída muda em sincronismo com um sinal de relógio ou eventos de temporização

Padrões comuns do bloco always

• always @(*) → usado para lógica combinacional
• always @(posedge clk) → lógica sequencial disparada na borda de subida do relógio
• always @(posedge clk or negedge rst) → lógica sequencial com reset assíncrono ou controle mais complexo

Propósito deste artigo

• Aprenda a forma correta de escrever blocos always
• Entenda por que ocorrem erros de síntese
• Esclareça a diferença entre = e <=
• Evite erros comuns de iniciantes

2. Sintaxe Básica e Tipos de Blocos always

Sintaxe básica do bloco always

always @(sensitivity list)
begin
  // statements
end

Usando always @(*) para lógica combinacional

always @(*) begin
  if (a == 1'b1)
    y = b;
  else
    y = c;
end

Vantagens de usar @(*)

• Inclui automaticamente todos os sinais referenciados na lista de sensibilidade
• Evita incompatibilidades entre os resultados de simulação e síntese

Usando always @(posedge clk) para lógica sequencial

always @(posedge clk) begin
  q <= d;
end

posedge vs negedge

• posedge : disparado na borda de subida
• negedge : disparado na borda de descida

always @(posedge clk or negedge rst) com reset assíncrono

always @(posedge clk or negedge rst) begin
  if (!rst)
    q <= 1'b0;
  else
    q <= d;
end

Com essa descrição, q é resetado imediatamente quando rst está baixo; caso contrário, ele captura d na borda do relógio.

Circuitos Combinacionais vs Sequenciais

3. Tipos de Atribuições em Blocos always

Dois operadores de atribuição em Verilog

• = : Atribuição bloqueante
• <= : Atribuição não bloqueante

Atribuição bloqueante (=)

always @(*) begin
  a = b;
  c = a;
end

Casos de uso típicos

• Estruturas de controle (if, case) em lógica combinacional
• Lógica que não requer retenção de estado

Atribuição não bloqueante (<=)

always @(posedge clk) begin
  a <= b;
  c <= a;
end

Casos de uso típicos

• Lógica sequencial (registradores, flip-flops)
• Propagação precisa de estado entre múltiplos sinais

Atribuição Bloqueante vs Não Bloqueante: Comparação

O que acontece se você misturá‑las?

always @(posedge clk) begin
  a = b;
  a <= c;
end

Diretrizes de uso

• Use = dentro de blocos always @(*) (combinacional)
• Use <= dentro de blocos always @(posedge clk) (sequencial)

4. Armadilhas Comuns e Boas Práticas com Blocos always

Erros nas listas de sensibilidade

Listas de sensibilidade incorretas podem causar bugs ocultos

always @(a) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Solução: usar @(*)

always @(*) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Geração não intencional de latch

Falta de ramos if/case cria latches

always @(*) begin
  if (enable)
    y = d; // y is undefined when enable == 0
end

Solução: sempre atribuir um valor

always @(*) begin
  if (enable)
    y = d;
  else
    y = 1'b0; // y is always defined
end

Condicionais excessivamente complexas

Erro típico: ausência de default em um case

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    // 2'b11 not handled → y may be undefined
  endcase
end

Solução: adicionar uma cláusula default

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    default: y = 1'b0; // safety net
  endcase
end

Controlando múltiplos sinais em um bloco único

Resumo de armadilhas comuns

5. Extensões de always no SystemVerilog

always_comb: para lógica combinacional

Visão geral

always_comb begin
  y = a & b;
end

Principais benefícios

• Gera automaticamente a lista de sensibilidade
• Ferramentas alertam quando latches não intencionais são inferidos
• Previne conflitos com variáveis definidas anteriormente

Exemplo (Verilog vs SystemVerilog)

// Verilog
always @(*) begin
  y = a | b;
end

// SystemVerilog
always_comb begin
  y = a | b;
end

always_ff: para lógica sequencial (flip-flops)

Visão geral

always_ff @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

Principais benefícios

• Permite apenas atribuições não bloqueantes ( <= )
• Ferramentas verificam a correção da lista de sensibilidade
• A legibilidade do código melhora, pois é claramente sequencial

always_latch: para lógica baseada em latch

Visão geral

always_latch begin
  if (enable)
    q = d;
end

Pontos a notar

• Se algumas ramificações pularem a atribuição, um latch é criado explicitamente
• Use apenas quando latches são realmente necessários

Resumo de uso do SystemVerilog

O SystemVerilog está se tornando o padrão

6. FAQ: Perguntas Comuns Sobre o Bloco always

Q1. Devo usar if ou case dentro de um bloco always?

• Para 2–3 condições simples → if é mais fácil de ler
• Para múltiplos estados distintos → case é mais claro e expressa melhor a intenção

Q2. O que acontece se eu omitir sinais na lista de sensibilidade?

Q3. Por que latches não intencionais aparecem no meu design?

Exemplo ruim:

always @(*) begin
  if (en)
    y = d; // y is held when en == 0
end

Solução:

always @(*) begin
  if (en)
    y = d;
  else
    y = 1'b0; // always assigned
end

Q4. Posso misturar = e <= no mesmo bloco?

• Lógica combinacional → use = (bloqueante)
• Lógica sequencial → use <= (não bloqueante)

Regra geral:

Q5. Qual é a diferença entre always_ff e always @(posedge clk)?

Q6. É aceitável controlar múltiplos sinais em um bloco always?

• Cada saída se comporta de forma independente
• Você mistura lógica síncrona e assíncrona

Q7. O que acontece se eu usar <= em lógica combinacional?

7. Conclusão

Os blocos always são a base do design em Verilog

Principais takeaways

• As diferenças e o uso de always @(*) vs always @(posedge clk)
• A distinção entre = (bloqueante) e <= (não bloqueante) atribuições
• Como evitar erros comuns como geração de latch e listas de sensibilidade incompletas
• Extensões do SystemVerilog ( always_comb , always_ff , always_latch ) para design mais seguro
• Respostas práticas a perguntas comuns do mundo real (FAQ)

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• Design de Máquina de Estados Finitos (FSM)
• Arquiteturas de pipeline e streaming
• Desenvolvimento de núcleos IP e implementação em FPGA

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