Tutorial de Arrays em Verilog: Do Básico às Técnicas Avançadas de SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Introdução

2. Tipos de Dados Básicos no Verilog

Diferença entre reg e wire

• tipo wire Um wire é usado como linha de conexão entre módulos ou circuitos. Ele deve sempre ser conduzido por outro sinal, e as atribuições são feitas usando a instrução assign. Adequado para saídas de circuitos combinacionais. Exemplo:

  wire a;
  assign a = b & c;

• tipo reg Um reg é usado como variável para armazenar valores temporariamente. Ele é atribuído dentro de blocos de processo como always e é tipicamente usado para modelar elementos de armazenamento (latches ou flip‑flops). Exemplo:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Tipos de Dados Utilizáveis em Arrays

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Conceitos Básicos de Arrays

Declarando Arrays

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Acessando Elementos do Array

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Vantagens dos Arrays

• Processamento em lote : Com um loop for, você pode aplicar a mesma operação a vários sinais de uma vez.
• Circuitos estruturados : Arrays ajudam a organizar múltiplos registradores ou sinais, mantendo a representação do circuito clara.
• Modelagem de memória : Você pode implementar estruturas de memória simples, como RAM ou ROM (explicado no próximo capítulo).

Pontos a observar

4. Usando Arrays Multidimensionais

Declarando Arrays Multidimensionais

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Acessando e Atribuindo Elementos

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Usando loops for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Aplicações de Arrays Multidimensionais

• Úteis em projetos que requerem operações de matriz ou processamento de filtros.
• Podem ser aplicados em processamento de imagens ou processamento digital de sinais (DSP), para manipulação de dados em nível de pixel.
• Usados em estruturas de blocos ROM/RAM e para organizar pares endereço‑dado.

Limitações e Considerações

• Verifique a compatibilidade da ferramenta de síntese, pois algumas ferramentas podem não suportar totalmente arrays multidimensionais.
• Restrições podem se aplicar quando combinados com instanciações ou interfaces.
• Entenda as diferenças em relação ao SystemVerilog para evitar problemas de compatibilidade (explicado mais adiante).

5. Modelando Memória com Arrays

Sintaxe Básica para Modelos de Memória

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Escrita e Leitura de Memória

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Operações de escrita são síncronas com posedge clk e condicionais (controladas por we, habilitação de escrita).
• Operações de leitura são tipicamente implementadas usando assign para leituras combinacionais (assíncronas).

Inicialização de Memória

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Casos de Uso Práticos

• Arquivos de registradores em CPUs ou microcontroladores
• Simulação comportamental de Block RAM (BRAM) dentro de FPGAs
• Verificação do comportamento de memória cache
• Simulação de leitura de dados de ROM

Pontos a Observar

• À medida que o tamanho do array aumenta, o tempo de simulação e os recursos de síntese também crescem.
• Escolha o timing de leitura (síncrono vs. assíncrono) com cuidado, com base nas especificações do design e nas ferramentas.
• Ao direcionar a síntese, siga as regras específicas de inferência de memória recomendadas pelo fornecedor da ferramenta.

6. Aprimoramentos de Arrays no SystemVerilog

Arrays Dinâmicos

Características

• O tamanho do array pode ser alterado em tempo de execução.
• Útil quando o tamanho é desconhecido previamente ou varia durante a execução.

Declaração e Exemplo

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Casos de Uso

• Armazenamento temporário de dados em testbenches
• Gerenciamento de buffers de tamanho variável

Arrays Associativos

Características

• Os índices podem ser valores arbitrários (inteiros, strings, etc.).
• Funciona como uma tabela hash.

Declaração e Exemplo

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Casos de Uso

• Armazenamento de valores de configuração para parâmetros
• Busca de valores por ID ou nome

Filas (Queues)

Características

• Comportam‑se como uma estrutura FIFO (First‑In, First‑Out).
• Suportam inserção e remoção fáceis, ideal para fluxos de dados dinâmicos.

Declaração e Exemplo

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Casos de Uso

• Armazenamento temporário de dados (buffers FIFO)
• Manipulação de eventos e gerenciamento de transações

Comparação e Uso

Pontos a Observar

• Esses arrays aprimorados são recursos exclusivos do SystemVerilog e não estão disponíveis no Verilog.
• O grau de suporte à síntese depende da ferramenta, e eles são principalmente usados em testbenches.
• Ao direcionar FPGA ou ASIC, verifique sempre se esses recursos são suportados antes da implementação.

7. Boas Práticas para Operações com Arrays

Clarifique a Intenção com Comentários e Nomes

• Use nomes significativos para os arrays: reg [7:0] sensor_data [0:7];
• Adicione comentários para descrever o propósito ou as unidades:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Cuidado com os Limites dos Loops

• Limites superiores incorretos → acesso fora do intervalo (erros lógicos ou avisos do simulador)
• Decida cuidadosamente se deve usar < ou <= para a terminação do loop

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Sempre Inicialize Explicitamente

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Projetar Módulos Reutilizáveis

• Usar parameter para tornar os tamanhos dos arrays configuráveis:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Permitir a passagem de parâmetros externos melhora a reutilização do módulo.

Considerar a Sintetizabilidade

• Arrays reg unidimensionais em Verilog: geralmente sintetizáveis
• Arrays dinâmicos/associativos/queues em SystemVerilog: não sintetizáveis (apenas para simulação)

Usar Arrays vs. Módulos Apropriadamente

• Operações pequenas e idênticas → arrays com loops for
• Funcionalidade diferente ou projetos de grande escala → design modular e hierárquico

8. Perguntas Frequentes (FAQ)

Q1. Recebo um erro ao usar arrays multidimensionais em Verilog. Por quê?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Garanta que seu ambiente de desenvolvimento seja compatível com Verilog 2001 ou posterior.
• Se as limitações persistirem, reescreva usando arrays unidimensionais com índices calculados.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Se eu descrever RAM usando arrays em Verilog, isso funcionará no hardware?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• A ferramenta de síntese deve reconhecer essa descrição como uma inferência de bloco RAM.
• O timing de leitura/escrita (síncrono vs. assíncrono) e o estilo de acesso devem seguir templates específicos, caso contrário a ferramenta pode não inferir a memória corretamente.

• Siga o guia de síntese fornecido pelo seu fornecedor de FPGA/ASIC.
• Se o comportamento diferir entre simulação e hardware, verifique os logs e depure passo a passo.

Q3. Posso usar arrays dinâmicos, associativos ou queues do SystemVerilog no hardware real?

A3.

• Armazenamento temporário de dados em testbenches
• Randomização ou implementações de scoreboard em ambientes de verificação
• Descrições complexas de transações

• Qualquer código de design que use esses tipos de arrays será ignorado ou gerará erros nas ferramentas de síntese.
• Se for necessária a implementação em hardware, converta-os para reg ou arrays unidimensionais de comprimento fixo.

9. Conclusão

Pontos Principais

• Ao entender os tipos de dados básicos do Verilog (reg e wire), você pode evitar erros ao trabalhar com arrays.
• Arrays unidimensionais são estruturas essenciais para agrupar dados e modelar memória.
• Arrays multidimensionais são suportados no Verilog 2001 e posteriores, permitindo designs no estilo de matriz.
• SystemVerilog introduz estruturas flexíveis como arrays dinâmicos, arrays associativos e filas (principalmente para simulação e verificação).
• Ao seguir as melhores práticas para manipulação de arrays (inicialização, nomenclatura, reutilização, considerações de síntese), você pode escrever código de maior qualidade.

Dicas Práticas

Tópicos Recomendados a Seguir

• Usando declarações generate para geração dinâmica de circuitos com arrays
• Combinando interface com arrays para design de barramentos
• Implementando FIFO, buffers de anel e otimizações de ROM usando arrays