Fungsi Verilog Dijelaskan: Sintaks, Contoh, dan Perbezaan dengan Tugas

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Apa Itu Fungsi Verilog? (Konsep Asas dan Peranan)

Apa itu fungsi?

Ciri-ciri Utama Fungsi

• Boleh menentukan satu atau lebih input (hanya input dibenarkan)
• Hanya satu output (nilai pulangan fungsi)
• Kelewatan masa (contoh, #10) tidak dibenarkan
• Fungsi mesti sentiasa menerangkan logik kombinasi
• Fungsi ditakrifkan di luar blok always dan dinilai serta-merta (tidak seperti tugas)

Bila Menggunakan Fungsi Verilog

1. Menerangkan Logik Kombinasi

2. Meningkatkan Kebolehgunaan Semula Kod

3. Mengurangkan Ralat Reka Bentuk

Perbezaan Antara Fungsi dan Tugas

Bila Menggunakan Fungsi

• Apabila anda memerlukan hasil pengiraan serta-merta
• Untuk logik yang tidak mengandungi kelewatan
• Apabila satu nilai pulangan sudah mencukupi

Bila Menggunakan Tugas

• Apabila proses mengandungi kelewatan (contoh, #10)
• Apabila memerlukan banyak output
• Untuk tujuan simulasi/debug (contoh, output log)

Ringkasan

• Fungsi Verilog ialah fungsi yang mengambil input dan mengembalikan satu nilai tunggal.
• Ia paling sesuai untuk menerangkan logik kombinasi dan tidak boleh mengandungi kelewatan. Berguna untuk mengurangkan kod berulang dan meningkatkan kebolehbacaan.
• Fungsi dan tugas berbeza; pemilihan yang tepat bergantung pada kes penggunaan anda.

2. Cara Menulis Fungsi Verilog [Beginner-Friendly Example]

Sintaks Asas Fungsi

function [output_bit_width] function_name;
    input [input_bit_width] input1, input2, ...;
    begin
        function_name = expression;
    end
endfunction

Perkara Penting

• Dinyatakan dengan kata kunci function
• Nilai pulangan diberikan kepada pembolehub yang mempunyai nama yang sama dengan fungsi
• Input dinyatakan menggunakan input (anda tidak boleh menggunakan output atau inout)
• Lakukan pengiraan di dalam begin ... end
• Takrifkan fungsi di luar blok always

Contoh Ringkas Fungsi Verilog

module example;
    function [7:0] add_function;
        input [7:0] a, b;
        begin
            add_function = a + b;
        end
    endfunction

    reg [7:0] x, y, sum;

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5
        sum = add_function(x, y);
        $display("Sum: %d", sum); // Sum: 17
    end
endmodule

Penjelasan

• add_function mengambil dua input 8-bit ( a dan b ) dan mengembalikan jumlahnya
• Fungsi dipanggil dengan sum = add_function(x, y); dan menetapkan hasilnya kepada sum
• Blok initial menggunakan $display untuk memaparkan hasilnya

Mengisytiharkan Input dan Output dalam Fungsi

Mengisytiharkan Input

function [7:0] my_function;
    input [7:0] in1, in2;
    begin
        my_function = in1 & in2; // AND operation
    end
endfunction

Fungsi dengan Penyataan Bersyarat

function [3:0] max_function;
    input [3:0] a, b;
    begin
        if (a > b)
            max_function = a;
        else
            max_function = b;
    end
endfunction

Ringkasan

• Fungsi Verilog ditakrifkan dengan kata kunci function mengalikan satu nilai
• Hanya argumen input dibenarkan (tiada output )
• Nilai kembali diberikan kepada pembolehubah dengan nama yang sama seperti fungsi
• Penyataan if dan case boleh digunakan untuk logik bersyarat

3. Cara Menggunakan Fungsi Verilog [With Practical Code Examples]

Cara Memanggil Fungsi

module function_example;
    function [7:0] xor_function;
        input [7:0] a, b;
        begin
            xor_function = a ^ b;
        end
    endfunction

    reg [7:0] x, y, result;

    initial begin
        x = 8'b11001100;
        y = 8'b10101010;
        result = xor_function(x, y); // calling the function
        $display("XOR Result: %b", result); // XOR Result: 01100110
    end
endmodule

Titik Utama

• Fungsi dipanggil dalam bentuk variable = function(arguments);
• Ia boleh digunakan di dalam blok always atau initial
• Fungsi berfungsi sebagai logik kombinasi

Menggunakan Fungsi dalam Logik Kombinasi

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b01;
        #10; // add delay to observe simulation changes
        $display("Decoded Output: %b", decoded_output); // Decoded Output: 0010
    end
endmodule

Penjelasan

• Fungsi decoder menukar input 2-bit kepada output decoder 4-bit
• Menggunakan pernyataan case untuk menentukan output berdasarkan input
• ` → Fungsi ini berfungsi sebagai bahagian logik kombinasi**

Fungsi vs. Blok Always [Comparison Table]

Panduan Utama

• akan fungsi untuk mempermudah operasi logik mudah (logik kombinasi)
• Gunakan blok always untuk litar yang menyimpan keadaan (contoh, flip‑flop)
• Jika anda memerlukan kelewatan (seperti #10), gunakan blok always dan bukannya fungsi

Ringkasan: Cara Menggunakan Fungsi Verilog

4. Aplikasi Praktikal Fungsi Verilog (Reka Bentuk Decoder dan ALU)

Pelaksanaan Fungsi Decoder (Decoder 2-ke-4)

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b00; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b01; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b10; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b11; #10;
        $display("Decoded Output: %b", decoded_output);
    end
endmodule

Pelaksanaan Fungsi ALU (Penambahan, Penolakan, AND, OR)

module alu_example;
    function [7:0] alu;
        input [7:0] a, b;
        input [1:0] op; // 2-bit control signal
        begin
            case (op)
                2'b00: alu = a + b; // Addition
                2'b01: alu = a - b; // Subtraction
                2'b10: alu = a & b; // AND
                2'b11: alu = a | b; // OR
                default: alu = 8'b00000000;
            endcase
        end
    endfunction

    reg [7:0] x, y;
    reg [1:0] opcode;
    wire [7:0] result;

    assign result = alu(x, y, opcode); // using the function

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5

        opcode = 2'b00; #10;
        $display("Addition Result: %d", result); // 12 + 5 = 17

        opcode = 2'b01; #10;
        $display("Subtraction Result: %d", result); // 12 - 5 = 7

        opcode = 2'b10; #10;
        $display("AND Result: %b", result); // AND operation

        opcode = 2'b11; #10;
        $display("OR Result: %b", result); // OR operation
    end
endmodule

Ringkasan

5. Pertimbangan Penting Apabila Menggunakan Fungsi Verilog

Panggilan Rekursif Tidak DDalam fungsi Verilog, panggilan rekursif dilarang. Ini bermakna fungsi tidak boleh memanggil dirinya sendiri di dalam badan fungsi.

❌ Contoh NG: Fungsi Rekursif

function [3:0] factorial;
    input [3:0] n;
    begin
        if (n == 0)
            factorial = 1;
        else
            factorial = n * factorial(n - 1); // ❌ Recursive call not allowed
    end
endfunction

✅ Penyelesaian: Gunakan Gelung Sebagai Gantinya

task factorial_task;
    input [3:0] n;
    output [15:0] result;
    integer i;
    begin
        result = 1;
        for (i = 1; i <= n; i = i + 1)
            result = result * i;
    end
endtask

Kelewatan Masa (#10) Tidak Boleh Digunakan Dalam Fungsi

❌ Contoh NG: Kelewatan Dalam Fungsi

function [7:0] delay_function;
    input [7:0] in;
    begin
        #10; // ❌ Delay not allowed inside functions
        delay_function = in + 1;
    end
endfunction

✅ Penyelesaian: Gunakan Blok Always Sebagai Gantinya

task delay_task;
    input [7:0] in;
    output [7:0] out;
    begin
        #10;
        out = in + 1;
    end
endtask

Memilih Antara Fungsi dan Tugasan

Bila Menggunakan Fungsi

Bila Menggunakan Tugasan

Fungsi Tidak Boleh Didefinisikan Di Dalam Blok Alwaysungsi Verilog tidak boleh didefinisikan di dalam. Fungsi mesti didefinisikan di luar dan kemudian dipanggil dalam always.

❌ Contoh NG: Mendefinisikan Fungsi Di Dalam Always

always @(a or b) begin
    function [7:0] my_function; // ❌ Not allowed inside always
        input [7:0] x, y;
        begin
            my_function = x + y;
        end
    endfunction
end

✅ Contoh Betul

function [7:0] add_function;
    input [7:0] x, y;
    begin
        add_function = x + y;
    end
endfunction

always @(a or b) begin
    result = add_function(a, b); // ✅ call the function
end

Ringkasan

6. [FAQ] Soalan Lazim Mengen Fungsi Verilog

Apa perbezaan antara fungsi dan tugasan?

S. Apa perbezaan antara fungsi Verilog dan tugasan? Yang mana patut saya gunakan?

J. Fungsi digunakan apabila anda perlu “mengembalikan satu nilai serta-merta,” manakala tugasan digunakan apabila anda memerlukan “banyak output atau operasi yang melibatkan kelewatan.”

Bila Menggunakan Fungsi

Bila Menggunakan Tugasan

Bolehkah saya menggunakan reg dalam fungsi?

S. Bolehkah saya mengisytiharkan pembolehubah reg dalam fungsi?

J. Tidak, anda tidak boleh menggunakan reg dalam fungsi, tetapi anda boleh menggunakan integer sebagai gantinya.

✅ Contoh Betul (Menggunakan integer)

function [7:0] multiply;
    input [3:0] a, b;
    integer temp;
    begin
        temp = a * b;
        multiply = temp;
    end
endfunction

Bilakah saya patut menggunakan fungsi?

S. Dalam situasi apa penggunaan fungsi adalah sesuai?

J. Fungsi paling sesuai untuk “operasi aritmetik mudah” dan “logik kombinasi.”

• Operasi aritmetik (penambahan, penolakan, logik)
• Pengekod dan penyahkod
• Perbandingan (mencari nilai maksimum/minimum)
• Pemeriksaan ralat (contoh: semakan parity)

Bolehkah satu fungsi memanggil fungsi lain?

S. Bolehkah fungsi Verilog memanggil fungsi lain di dalamnya?

J. Ya, fungsi boleh memanggil fungsi lain, tetapi berhati-hati dengan kebergantungan.

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

function [7:0] double_add;
    input [7:0] x, y;
    begin
        double_add = add(x, y) * 2; // calling another function
    end
endfunction

Bagaimana saya harus memilih antara fungsi dan blok always?

S. Bagaimana saya harus memutuskan sama ada menggunakan fungsi atau blok always?

J. Fungsi digunakan untuk “logik kombinasi,” manakala blok always digunakan untuk “logik berurutan.”

✅ Fungsi (ik Kombinasi)

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

✅ Blok Always (Logik Berurutan)

always @(posedge clk) begin
    sum <= a + b; // works as a flip-flop
end

Ringkasan