Penyataan if-else Verilog Dijelaskan: Sintaks, Contoh, dan Amalan Terbaik

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengenalan

1-1. Apa itu pernyataan if-else dalam Verilog?

• Percabangan bersyarat dalam litar kombinasi
• Mengawal litar berurutan (contoh: flip-flop)
• Kawalan isyarat dinamik (contoh: multiplexer atau operasi bersyarat)

1-2. Masalah yang disebabkan oleh penggunaan if-else yang tidak betul

1. Latch yang tidak dikehendaki terjana

• Jika tidak semua syarat didefinisikan secara eksplisit dalam cabang, alat sintesis mungkin menjana latch (elemen memori).
• Ini boleh menyebabkan tingkah laku penyimpanan yang tidak diingini dan menghalang litar berfungsi seperti yang dijangka.

1. Keputusan simulasi berbeza dengan keputusan sintesis

• Walaupun simulasi berfungsi seperti yang diharapkan, tingkah laku mungkin berubah apabila dilaksanakan pada FPGA atau ASIC.
• Ini terjadi kerana gaya penulisan if-else tertentu boleh menyebabkan alat sintesis melakukan pengoptimuman yang tidak tepat.

1. Kebolehbacaan kod berkurang

• Pernyataan if-else yang bersarang dalam mendalam menjadikan kod sukar dibaca dan diselenggara.
• Dalam banyak kes, menggunakan pernyataan case sebaliknya boleh menjadikan kod lebih jelas.

1-3. Tujuan artikel ini

• Cara yang betul untuk menggunakan pernyataan if-else
• Bagaimana menulis kod Verilog yang mengelakkan latch yang tidak diingini
• Bila harus menggunakan if-else berbanding pernyataan case
• Amalan terbaik untuk reka bentuk Verilog

2. Sintaks Asas Pernyataan if-else Verilog

2-1. Cara menulis pernyataan if-else

always_comb begin
    if (condition) 
        statement1;
    else 
        statement2;
end

always_comb begin
    if (condition1) 
        statement1;
    else if (condition2) 
        statement2;
    else 
        statement3;
end

2-2. Kod contoh asas untuk pernyataan if-else

module if_else_example(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• Apabila a ialah 1, y mengeluarkan nilai yang sama dengan b.
• Apabila a ialah 0, y mengeluarkan nilai terbalik b.

2-3. Cara kerja pernyataan if-else

1. Litar kombinasi (menggunakan always_comb)

• Output berubah serta-merta berdasarkan isyarat input.
• Tiada latch, yang membantu mengelakkan kelakuan yang tidak diingini.
• Disarankan untuk menggunakan always_comb dan bukannya always @(*) .

1. Litar berurutan (menggunakan always_ff)

• Data dikemas kini sel dengan isyarat jam.
• Digunakan untuk kelakuan seperti D flip-flop .

2-4. If-else dalam litar kombinasi

module combination_logic(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• Apabila a == 1 : y = b
• Apabila a == 0 : y = ~b

• Menggunakan always_comb memastikan tiada latch dijana.
• Anda mesti menetapkan nilai untuk semua keadaan (jika anda mengabaikan else, latch mungkin terinferens).

2-5. If-else dalam litar berurutan

module d_flipflop(input logic clk, reset, d, output logic q);
    always_ff @(posedge clk or posedge reset) begin
        if (reset) 
            q <= 1'b0;
        else 
            q <= d;
    end
endmodule

• Apabila reset ialah 1, output q direset kepada 0. Apabila reset ialah 0 dan tepi naik clk berlaku, d disimpan dalam q.

• Untuk litar berurutan, gunakan always_ff (bukan always @(*)).
• Gunakan <= (penugasan tidak menyekat) untuk mengelakkan keadaan perlumbaan yang tidak diingini.

2-6. Kes penggunaan praktikal pernyataan if-else

1. Kawalan LED

• Hidupkan/matikan LED bergantung pada keadaan suis.

1. ALU (Unit Logik Aritmetik)

• Mengawal operasi seperti penambahan, penolakan, dan operasi logik.

1. Peralihan keadaan

• Mereka bentuk mesin keadaan terhingga (dijelaskan secara terperinci dalam bahagian seterusnya).

Ringkasan

• Pernyataan if-else digunakan dalam Verilog untuk melaksanakan percabangan bersyarat.
• Ia harus diterapkan dengan betul pada litar kombinasi (always_comb) dan litar berurutan (always_ff).
• Jika semua keadaan tidak ditetapkan secara eksplisit, latch yang tidak diingini mungkin dijana.
• Dalam reka bentuk litar sebenar, if-else sering digunakan untuk mengawal keadaan.

3. Aplikasi pernyataan if-else

3-1. Mereka bentuk litar kombinasi

Contoh 1: Penjumlah 4-bit

module adder(
    input logic [3:0] a, b,
    input logic cin,
    output logic [3:0] sum,
    output logic cout
);
    always_comb begin
        if (cin == 1'b0)
            {cout, sum} = a + b; // no carry
        else
            {cout, sum} = a + b + 1; // with carry
    end
endmodule

Penjelasan

• Jika cin ialah 0, ia melakukan a + b.
• Jika cin ialah 1, ia melakukan a + b + 1 (termasuk carry).
• Menggunakan always_comb memastikan ini adalah litar kombinasi tanpa inferens latch.

3-2. Menggunakan if-else dalam litar berurutan (daftar)

Contoh 2: D flip-flop

module d_flipflop(
    input logic clk, reset, d,
    output logic q
);
    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0; // reset output to 0
        else
            q <= d;    // store d on clock edge
    end
endmodule

Penjelasan

• Jika reset ialah 1, q direset kepada 0.
• Pada tepi naik clk, d disimpan dalam q.
• Menggunakan always_ff menjadikan ini berkelakuan sebagai pendaftaran flip‑flop.

3-3. Menggunakan pernyataan if-else dalam peralihan keadaan (FSM)

Contoh 3: Litar peralihan keadaan ringkas

module fsm_toggle(
    input logic clk, reset, btn,
    output logic led_state
);
    typedef enum logic {OFF, ON} state_t;
    state_t state, next_state;

    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            state <= OFF; // initial state
        else
            state <= next_state;
    end

    always_comb begin
        case (state)
            OFF: if (btn) next_state = ON;
                 else next_state = OFF;
            ON:  if (btn) next_state = OFF;
                 else next_state = ON;
            default: next_state = OFF;
        endcase
    end

    assign led_state = (state == ON);
endmodule

Penjelasan

• Pembolehubah state menyimpan status LED (ON atau OFF).
• Apabila reset ialah 1, LED dimatikan (keadaan awal).
• Apabila btn ditekan, LED menukar antara ON ⇔ OFF.
• Menggunakan pernyataan case untuk peralihan keadaan meningkatkan kebolehbacaan.

3-4. Teknik lanjutan untuk pernyataan if-else

① Elakkan penumpukan mendalam pernyataan if-else

always_comb begin
    if (a == 1) begin
        if (b == 1) begin
            if (c == 1) begin
                y = 1;
            end else begin
                y = 0;
            end
        end else begin
            y = 0;
        end
    end else begin
        y = 0;
    end
end

always_comb begin
    case ({a, b, c})
        3'b111: y = 1;
        default: y = 0;
    endcase
end

• Dengan menyatakan syarat sebagai vektor bit dan menggunakan pernyataan case, penumpukan dikurangkan dan kebolehbacaan dipertingkat.

Ringkasan

• Pernyataan if-else boleh digunakan dalam litar kombinasi dan berurutan.
• Gunakan always_comb untuk logik kombinasi dan always_ff untuk logik berurutan.
• FSM (Finite State Machines) selalunya menggabungkan pernyataan if-else dan case untuk menguruskan keadaan.
• Elakkan penumpukan mendalam if-else dengan memanfaatkan pernyataan case atau syarat vektor bit.

4. Perbezaan Antara Pernyataan if-else dan case

4-1. Apa itu pernyataan case?

Sintaks asas case

always_comb begin
    case (condition_variable)
        value1: statement1;
        value2: statement2;
        value3: statement3;
        default: statement4; // if none match
    endcase
end

Contoh kod case

module case_example(input logic [1:0] sel, input logic a, b, c, d, output logic y);
    always_comb begin
        case (sel)
            2'b00: y = a;
            2'b01: y = b;
            2'b10: y = c;
            2'b11: y = d;
            default: y = 0; // fallback
        endcase
    end
endmodule

Penjelasan

• Bergantung pada nilai sel, y diberikan a, b, c, atau d.
• Apabila bercabang berdasarkan pelbagai nilai tetap, menggunakan case menjadikan kod lebih ringkas.
• Menyertakan default mengelakkan kelakuan tidak ditakrifkan apabila nilai yang tidak dijangka muncul.

4-2. Perbezaan utama antara if-else dan case

4-3. Bila menggunakan if-else vs. case

① Bila menggunakan if-else

always_comb begin
    if (value >= 10 && value <= 20)
        output_signal = 1;
    else
        output_signal = 0;
end

• if-else lebih baik apabila mengendalikan julat (contoh, 10~20).
• case tidak dapat secara langsung mengendalikan syarat julat.

always_comb begin
    if (x == 1)
        y = 10;
    else if (x == 2)
        y = 20;
    else if (x == 3)
        y = 30;
    else
        y = 40;
end

• if-else paling sesuai apabila syarat yang lebih tinggi harus mengatasi yang kemudian.
• Berguna untuk logik keutamaan.

② Bila menggunakan case

always_comb begin
    case (state)
        2'b00: next_state = 2'b01;
        2'b01: next_state = 2'b10;
        2'b10: next_state = 2'b00;
        default: next_state = 2'b00;
    endcase
end

• case adalah piawai untuk peralihan keadaan FSM.

always_comb begin
    case (opcode)
        4'b0000: instruction = ADD;
        4'b0001: instruction = SUB;
        4'b0010: instruction = AND;
        4'b0011: instruction = OR;
        default: instruction = NOP;
    endcase
end

• Untuk penyahkod arahan dengan banyak nilai, case memberikan kebolehaan yang jauh lebih tinggi.

Ringkasan

5. Amalan Terbaik untuk Penyataan if-else Verilog

5-1. Cara mengelakkan inferens latch

① Contoh buruk (menyebabkan inferens latch)

always_comb begin
    if (a == 1'b1)
        y = b; // when a == 0, y holds its previous value
end

Mengapa ini menghasilkan latch?

• Jika a == 1'b1, maka y = b.
• Jika a == 0, y tidak ditetapkan semula, jadi ia mengekalkan nilai lama (kelakuan latch).
• Penyimpanan yang tidak diingini ini boleh menyebabkan pepijat reka bentuk.

② Contoh betul (mengelakkan latch)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign y
end

③ Menggunakan penetapan default

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

5-2. Menggunakan always_comb dan always_ff

① Logik kombinasi (always_comb)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

• always_comb secara automatik menentukan senarai sensitiviti ( (*) ), jadi anda tidak perlu menulisnya secara manual.
• Ia menjadikan niat reka bentuk anda lebih jelas dan membantu alat mengoptimumkan dengan betul.

② Logik berurutan (always_ff)

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

• always_ff secara eksplisit menyatakan bahawa blok ini menerangkan flip‑flop dipacu jam.
• Berbanding dengan always @ (posedge clk or posedge reset), ia meningkatkan kebolehbacaan dan mengurangkan kesilapan.

5-3. Meningkatkan kebolehbacaan pernyataan if-else

① Kurangkan bersarang dengan pernyataan case

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

• Menggunakan case menjadikan percabangan lebih bersih dan lebih mudah diikuti.
• Operator ternari (?) boleh memendekkan ungkapan if-else yang mudah.

Ringkasan

6. Soalan Lazim (FAQ)

S1: Mengapa pernyataan if-else kadang-kadang menghasilkan latch dalam Verilog? Bagaimana saya boleh mengelakkannya?

J1: Punca inferens latch

Contoh buruk (menyebabkan latch)

always_comb begin
    if (a == 1'b1)
        y = b;  // when a == 0, y retains its value
end

Cara mengelakkan inferens latch

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign a value
end

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

S2: Apa perbezaan antara pernyataan if-else dan case? Yang mana patut saya gunakan?

J2: Garis panduan penggunaan

S3: Adakah pernyataan if-else mempengaruhi kelajuan pemprosesan dalam Verilog?

J3: Prestasi bergantung pada penyintesisan litar

• Verilog adalah bahasa penerangan perkakasan; kelajuan pelaksanaan bergantung pada struktur perkakasan yang disintesis, bukan pada kod itu sendiri.
• Penyataan if-else yang bersarang dalam secara mendalam boleh mengakibatkan laluan logik yang lebih panjang dan meningkatkan kelewatan propagasi.
• Walau bagaimanapun, alat sintesis melakukan pengoptimuman, jadi litar yang setara secara logik biasanya mempunyai perbezaan prestasi yang minimum.

always_comb begin
    case (a)
        1: y = 10;
        2: y = 20;
        default: y = 30;
    endcase
end

S4: Haruskah saya menggunakan = atau <= dalam penetapan if-else?

J4: Penetapan blok (=) vs. tidak blok (<=)

always_comb begin
    if (a == 1)
        y = b; // blocking assignment
end

always_ff @(posedge clk) begin
    if (reset)
        y <= 0; // non-blocking assignment
    else
        y <= d;
end

S5: Bagaimana saya boleh mengurangkan penyusunan mendalam dalam penyataan if-else?

J5: Gunakan operator case atau ternari

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

Ringkasan

7. Kesimpulan

7-1. Poin utama if-else Verilog

✅ Sintaks asas

• if-else adalah struktur asas untuk cabang bersyarat.
• Dalam litar kombinasi, gunakan always_comb dan pastikan semua keadaan menetapkan nilai.

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // prevent latches with default assignment
end

• Dalam litar berurutan (dipacu jam), gunakan always_ff dengan penetapan tidak blok ( <= ).

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

7-2. Penggunaan yang betul bagi if-else

• Gunakan always_comb dan tetapkan nilai dalam semua keadaan untuk mengelakkan inferens latch.
• Tetapkan nilai lalai untuk mengelakkan tingkah laku tidak ditakrifkan.

• Gunakan always_ff dengan if-else untuk mengemas kini keadaan pada tepi jam.
• Gunakan <= (penetapan tidak blok) untuk mengekalkan konsistensi antara simulasi dan tingkah laku perkakasan.

7-3. Bila menggunakan case sebagai gantinya

7-4. Amalan terbaik

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // always assign explicitly
end

always_comb begin // combinational
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

always_ff @(posedge clk) begin // sequential
    if (reset)
        y <= 0;
    else
        y <= d;
end

always_comb begin
    case (sel)
        2'b00: y = a;
        2'b01: y = b;
        2'b10: y = c;
        default: y = d;
    endcase
end

7-5. Kesilapan biasa dan pembaikannya

7-6. Ringkasan akhir

7-7. Langkah seterusnya