Menguasai Penyataan case Verilog: Sintaks, Contoh, dan Amalan Terbaik untuk Reka Bentuk Digital

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengenalan: Kepentingan Penyataan case dalam Verilog

Apakah peranan penyataan case?

Mengapa penyataan case penting

1. Percabangan bersyarat yang cekap Apabila banyak syarat ditulis menggunakan penyataan if-else, kod boleh menjadi sukar diurus. Dengan penyataan case, pelbagai cabang dapat disusun dengan jelas, menghasilkan kod yang lebih bersih dan mudah dibaca.
2. Direka khas untuk reka bentuk litar digital Penyataan case Verilog direka dengan tingkah laku perkakasan dalam fikiran. Apabila digunakan dengan betul, ia membolehkan pengoptimuman litar.
3. Pencegahan ralat Penyataan case membenarkan anda menentukan “default case” untuk meliputi semua syarat, berfungsi sebagai perlindungan daripada kelakuan yang tidak diingini.

2. Sintaks Asas: Cara Menulis Penyataan case dalam Verilog

Sintaks asas penyataan case

case (expression)
    condition1: action1;
    condition2: action2;
    ...
    default: default_action;
endcase

• expression : Nilai yang dinilai (pembolehubah atau isyarat).
• condition : Tindakan yang dilaksanakan berdasarkan nilai ungkapan.
• default : Tindakan yang dilaksanakan apabila tiada syarat yang sepadan.

Contoh kod asas: Dekoder 2-bit

module decoder(
    input [1:0] in,        // 2-bit input signal
    output reg [3:0] out   // 4-bit output signal
);

always @(in) begin
    case (in)
        2'b00: out = 4'b0001;  // when input is 00
        2'b01: out = 4'b0010;  // when input is 01
        2'b10: out = 4'b0100;  // when input is 10
        2'b11: out = 4'b1000;  // when input is 11
        default: out = 4'b0000; // when none of the conditions match
    endcase
end

endmodule

Penjelasan operasi

1. Isyarat output out ditetapkan mengikut nilai isyarat input in.
2. Klausa default memastikan nilai selamat (dalam kes ini, 4'b0000) diberikan input yang tidak dijangka.

Perbezaan antara case, casex, dan casez

1. case

• Menilai syarat dengan padanan tepat.
• Nilai x dan z juga diambil kira semasa padanan.

2. casex

• Mengabaikan wildcard (x dan z) semasa menilai syarat.
• Kebiasaannya digunakan untuk kes ujian semasa simulasi.
• Nota: Tidak disarankan untuk reka bentuk fizikal, kerana sesetengah penyintesis mungkin menghasilkan kelakuan yang tidak diingini.

3. casez

• Mengabaikan nilai z (impedans tinggi) semasa menilai syarat.
• Selalunya digunakan dalam logik dekoder dan reka bentuk bas.

casex (input_signal)
    4'b1xx1: action = 1; // ignores x
endcase

casez (input_signal)
    4'b1zz1: action = 1; // ignores z
endcase

Kesilapan biasa: Mengabaikan klausadefault`

3. Aplikasi Penyataan case: Contoh Praktikal dan Kecekapan Reka Bentuk

Contoh 1: Unit Logik Aritmetik (ALU) 4-bit

module alu(
    input [1:0] op,        // operation selector
    input [3:0] a, b,      // operands
    output reg [3:0] result // operation result
);

always @(op, a, b) begin
    case (op)
        2'b00: result = a + b; // addition
        2'b01: result = a - b; // subtraction
        2'b10: result = a & b; // AND operation
        2'b11: result = a | b; // OR operation
        default: result = 4'b0000; // default value
    endcase
end

endmodule

Penjelasan operasi

1. Operasi yang dilaksanakan bergantung pada isyarat kawalan op.
2. Klausa default memastikan pengendalian nilai tidak terdefinisi dengan selamat.

Contoh 2: Mereka Bentuk Mesin Keadaan Terhingga (FSM)

module fsm(
    input clk,           // clock signal
    input reset,         // reset signal
    input start,         // start signal
    output reg done      // completion signal
);

    // State definition
    typedef enum reg [1:0] {
        IDLE = 2'b00,
        LOAD = 2'b01,
        EXECUTE = 2'b10
    } state_t;

    reg [1:0] current_state, next_state;

    // State transition logic
    always @(posedge clk or posedge reset) begin
        if (reset)
            current_state <= IDLE; // reset to IDLE
        else
            current_state <= next_state;
    end

    // Next state calculation
    always @(current_state or start) begin
        case (current_state)
            IDLE: 
                if (start)
                    next_state = LOAD;
                else
                    next_state = IDLE;
            LOAD: 
                next_state = EXECUTE;
            EXECUTE: 
                next_state = IDLE;
            default: 
                next_state = IDLE;
        endcase
    end

    // Output logic
    always @(current_state) begin
        case (current_state)
            IDLE: done = 0;
            LOAD: done = 0;
            EXECUTE: done = 1;
            default: done = 0;
        endcase
    end

endmodule

Penjelasan operasi

1. Peralihan keadaan : Keadaan seterusnya ditentukan oleh keadaan semasa (current_state) dan isyarat input (start). . Logik output : Isyarat done dikawal berdasarkan keadaan semasa.

Petua untuk meningkatkan kecekapan reka bentuk

1. Menguruskan sejumlah besar keadaan

2. Menggunakan klausa default

3. Memanfaatkan simulasi dengan berkesan

4. Penyelesaian Masalah: Titik Utama untuk Penggunaan Betul Penyataan case

Kesilapan biasa dan puncanya

1. Mengabaikan kes lalai

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    2'b10: out = 4'b0100;
    2'b11: out = 4'b1000;
    // No default: risk of undefined values
endcase

default: out = 4'b0000;

2. Kes berulang

case (sel)
    2'b00: out = 4'b0001;
    2'b00: out = 4'b0010; // duplicate condition
endcase

3. Ketidakserasian simulasi vs sintesis

• Menggunakan wildcard ( x ) dalam casex mungkin menghasilkan kelakuan selepas sintesis yang tidak dijangka.

• Elakkan casex dan casez bila boleh; gunakan case standard sebagai gantinya.
• Fokus menulis kod yang mesra sintesis.

4. Syarat input tidak ditakrifkan

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    // 2'b10 and 2'b11 not defined
endcase

Petua Penyelesaian Masalah

1. Gunakan alat analisis statik

2. Buat testbench

module testbench;
    reg [1:0] sel;
    wire [3:0] out;

    decoder uut (.sel(sel), .out(out));

    initial begin
        sel = 2'b00; #10;
        sel = 2'b01; #10;
        sel = 2'b10; #10;
        sel = 2'b11; #10;
        $finish;
    end
endmodule

Garis Panduan Reka Bentuk untuk Mencegah Ralat

1. Sentiasa sertakan klausa lalai

• Menjamin kelakuan selamat untuk input yang tidak ditakrifkan.

1. Periksa liputan syarat

• Pastikan semua syarat input yang mungkin ditangani dalam penyataan case.

1. Kurangkan penggunaan wildcard

• Elakkan casex dan casez melainkan sangat diperlukan.

1. Sahkan kedua-dua simulasi dan sintesis

• Pastikan reka bentuk berfungsi secara konsisten dalam kedua-dua simulasi dan sintesis.

5. Perbandingan: Menggunakan if-else vs Penyataan case

Perbezaan antara if-else dan case

1. Struktur dan kebolehbacaan

• if-else : Syarat dinilai secara hierarki, menjadikannya sesuai apabila keutamaanau bagaimanapun, kebolehbacaan menurun apabila syarat bertambah.
• case : Syarat disenaraikan secara rata, memudahkan pengurusan pelbagai syarat tanpa kehilangan kebolehbacaan.

if (sel == 2'b00) begin
    out = 4'b0001;
end else if (sel == 2'b01) begin
    out = 4'b0010;
end else if (sel == 2'b10) begin
    out = 4'b0100;
end else begin
    out = 4'b0000; // default
end

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    2'b10: out = 4'b0100;
    default: out = 4'b0000;
endcase

2. Penilaian syarat

• if-else : Syarat dinilai secara berurutan dari atas ke bawah. Padanan pertama dilaksanakan, yang lain diabaikan. Berguna apabila keutamaan mesti jelas.
• case : Semua syarat dinilai secara selari, menjadikannya cekap apabila pelbagai syarat berasaskan isyarat yang sama.

3. Kesan perkakasan

• if-else : Disintesis sebagai multiplexer berlapis (MUX Lebih banyak syarat mungkin menyebabkan kelewatan yang lebih tinggi.
• case : Disintesis sebagai struktur selari. Kelewatan adalah tetap, selalunya menghasilkan kecekapan sumber yang lebih baik.

Panduan untuk memilih

Bila menggunakan if-else

1. Apabila syarat mempunyai keutamaan yang jelas. Contoh: isyarat kawalan dengan keutamaan yang ditetapkan.

if (priority_high) begin
    action = ACTION_HIGH;
end else if (priority_medium) begin
    action = ACTION_MEDIUM;
end else begin
    action = ACTION_LOW;
end

2. Apabila bilangan syarat sedikit (3–4 cabang).

Bila menggunakan case

1. Apabila semua syarat bergantung pada isyarat yang sama (contoh: dekoder, FSM).

case (state)
    IDLE: next_state = LOAD;
    LOAD: next_state = EXECUTE;
    EXECUTE: next_state = IDLE;
endcase

2. Apabila terdapat banyak syarat (5 atau lebih), case memberikan kebolehbacaan dan kecekapan yang lebih baik.

Perbandingan prestasi

6. FAQ: Soalan Lazim mengenai Penyataan case

Q1. Adakah kes lalai diperlukan?

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    default: out = 4'b0000; // safe fallback
endcase

Q2. Apa perbezaan antara casex dan casez?

• casex : Mengabaikan x dan z. Berguna dalam simulasi tetapi tidak disarankan untuk sintesis.
• casez : Hanya mengabaikan z. Selalunya digunakan dalam reka bentuk dekoder dan bas.

casex (input_signal)
    4'b1xx1: action = 1; // ignore x
endcase

casez (input_signal)
    4'b1zz1: action = 1; // ignore z
endcase

Q3. Bagaimana memilih antara case dan if-else?

Q4. Pada fasa reka bentuk mana penyataan case paling berkesan?

Q5. Bagaimana saya menegakkan keutamaan dalam penyataan case?

Q6. Bagaimana saya boleh mengoptimumkan penyataan case?

1. Liputi semua syarat yang mungkin.
2. Sentiasa sertakan kes lalai.
3. Gunakan enumerasi ( typedef enum ) untuk FSM bagi meningkatkan kebolehbacaan.
4. Hadkan penggunaan wildcard ( casex , casez ).

7. Kesimpulan dan Langkah Seterusnya

Perkara penting

• Sintaks asas : Meningkatkan kebolehbacaan dan memerlukan kes lalai untuk keselamatan.
• Aplikasi : Berguna untuk ALU, FSM, dan dekoder.
• Penyelesaian masalah : Elakkan mengabaikan lalai, kurangkan penggunaan casex / casez.
• Perbandingan : Gunakan if-else untuk logik keutamaan, case untuk pelbagai keadaan rata.

Langkah seterusnya untuk pembelajaran dan reka bentuk

1. Kajian mendalam Verilog

• Reka bentuk FSM lanjutan.
• Menulis kod HDL mesra sintesis.
• Meneroka konstruk bersat lain (if-else, operator ternari).

2. Projek praktikal

• Projek kecil : Dekoder mudah, pembahagi jam.
• Projek sederhana : FSM mesin layan diri, pengoptimuman ALU mudah.
• Projek besar : Sistem masa nyata berasaskan FPGA, unit komunikasi multiprosesor.

3. Simulasi dan pengesahan

4. Amalan terbaik HDL

• Utamakan kebolehbacaan dengan komen.
• Elakkan keadaan berulang dan pastikan reka bentuk litar yang cekap.
• Gunakan testbench untuk pengesahan menyeluruh.