Operator Verilog Dijelaskan: Panduan Lengkap untuk Operasi Aritmetik, Bitwise, dan Shift

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Gambaran Keseluruhan Verilog HDL dan Kepentingan Operator

Verilog HDL (Hardware Description Language) ialah bahasa penerangan perkakasan yang banyak digunakan dalam reka bentuk litar digital. Dengan bahasa ini, anda boleh menerangkan kelakuan perkakasan, menjalankan simulasi, dan mereka bentuk litar sebenar melalui sintesis logik Operator, khususnya, merupakan elemen penting untuk melaksanakan pengiraan dan manipulasi isyarat dengan cekap.
Artikel ini menyusun operator Verilog HDL secara sistematik dan menerangkan jenis, penggunaan, serta amaran secara terperinci. Dengan membacanya, anda akan dapat menggunakan operator Verilog dengan berkesan dan mereka bentuk litar dengan lebih sedikit ralat.

2. Representasi Nombor Verilog

Verilog mempunyai cara unik untuk menulis nombor, yang berkait rapat dengan penggunaan operator. Bahagian ini menjelaskan asas-asas representasi nombor.

Format As Nor

Dalam Verilog, nombor ditulis dalam format berikut:

<bit-width>'<base><value>

Penjelasan Setiap Komponen

• Lebar-bit : Menentukan bilangan bit yang diambil nilai tersebut
• Contoh: 4 bermaksud .
• Asas : Menentukan radiks. Notasi berikut digunakan:
• b : Binari
• o : Oktal
• d :
• h : Heksadesimal
• Nilai : Nombor sebenar.

Contoh

• 4'b1010 → binari 4‑bit yang mewakili 10.
• 8'd255 → desimal 8‑bit yang mewakili 255.
• 16'hABCD → heksadesimal 16‑bit yang mewakili ABCD.

Mengabaikanar-bit

Jika le diabaikan, keb dan persekitaranasi menganggapnya sebagai 32 bit secara lalai.

Amaran

Menggunakan nilai tanpa menyatakan lebar-bit secara eksplisit boleh menyebabkan kelakuan yang tidak dijangka semasa sintesis. Sentiasa biasakan untuk menyatakan lebar-bit secara jelas.

Nilai Tidak Ditetapkan dan Impedans Tinggi

Dalam Verilog, di bawah keadaan tertentu, “nilai tidak ditetapkan (X)” atau “nilai impedZ)” dianggap sebagai nilai numerik.

• 1'bx : Nilai tidak ditetapkan.
• 1'bz : Impedans tinggi.

Walaupun nilai ini berguna semasa simulasi, ia boleh menyebabkan ralat semasa sintesis, jadi berhati-hati diperlukan.

3. Gambaran Keseluruhan dan Pengelasan Operator

Operator yang digunakan dalam Verilog sangat penting untuk melaksanakan pengiraan dan manipulasi isyarat dengan cekap. Bahagian ini menerangkan pengelasan dan gambaran asas operator Verilog.

Pengelasan Operator

Operator Verilog boleh dikategorikan secara am menjadi kategori berikut:

1. Operator Aritmetik

• Digunakan untuk melaksanakan pengiraan numerik.
• Contoh: + , - , / , %

2. Operator Bitwise

• Melakukan operasi logik pada peringkat bit.
• Contoh: &|,^,~`

3. Operator Reduksi

• Mengurangkan operasi logik bitwise menjadi satu hasil bit.
• Contoh: & , | , ^

4. Operator Shift

• Menggeser urutan bit ke kiri atau kanan.
• Contoh: << , >> , <<< , >>>

5. Operator Relasional

kan dua nilai dan mengembalikan hasil Boolean.
* Contoh: < , <= , > , >= , == , !=

. Operator Kondisional

• Mengembalikan nilai berdasarkan suatu syarat.
• Contoh: ? :

7. **Operator Penggabungan (Conc * Menggabungkan beberapa urutan bit menjadi satu.
   * Contoh: {}

Gambaran Setiap Kategori

Asas Operator Aritmetik

Operator aritmetik melaksanakan pengiraan numerik seperti penambahan, penolakan, dan pendaraban.

• Contoh penggunaan:

  reg [7:0] a, b, result;
  assign result = a + b; // add a and b

Asas Operator Bitwise

Operator bitwise melaksanakan AND, OR, dan operasi lain pada setiap bit.

• Contoh penggunaan:

  reg [3:0] a, b, result;
  assign result = a & b; // AND operation

Asas Operator Reduksi

Operator reduksi menggabungkan semua bit vektor menjadi satu nilai bit.

• Contoh penggunaan:

  reg [3:0] a;
  assign result = &a; // AND reduction of all bits

Asas Operator Kondisional

Operator kondisional memilih nilai berdasarkan sy diberikan.

• Contoh penggunaan:

  assign result = (a > b) ? a : b; // return a if a > b, otherwise b

4. Penggunaan Operator dan Langkah Berjaga-jaga

Bahagian ini menerangkan penggunaan terperinci dan langkah berjaga-jaga bagi setiap operator dalam Verilog HDL. Dengan memahami ciri-ciri setiap operator, anda boleh menggunakannya dengan sewajarnya.

Operator Aritmetik

Operator aritmetik adalah operator asas untuk melakukan operasi penambahan, penolakan, darab, pembahagian, dan modulo.

Operator Utama dan Contoh

Langkah Berjaga-jaga Semasa Menggunakan

1. Aritmetik hanya integer : Verilog tidak menyokong aritmetik titik perpuluhan. Semua pengiraan dianggap sebagai integer.

   // Floating-point arithmetic is not supported
   real a = 3.5, b = 1.5;
   // assign result = a / b; // Error

2. Had sintesis darab dan pembahagian : Walaupun darab ( * ) dan pembahagian ( / ) boleh digunakan dalam simulasi tanpa masalah, ia menggunakan sumber perkakasan yang ketara semasa sintesis. Disyorkan untuk menggunakan pemalar darab secara eksplisit atau gantikan dengan operasi anjakan.

Operator Bitwise

Operator bitwise melakukan manipulasi isyarat pada peringkat bit. Jenis utama ialah AND, OR, XOR, dan NOT.

Operator Utama dan Contoh

Langkah Berjaga-jaga Semasa Menggunakan

1. Padanan lebar bit : Jika operand mempunyai lebar bit yang berbeza, hasilnya mengambil lebar yang lebih besar. Ini boleh menyebabkan hasil yang tidak diingini jika tidak diurus dengan teliti.

   reg [3:0] a;
   reg [7:0] b;
   assign result = a & b; // result will be 8 bits wide

2. Pengendalian nilai tidak ditakrifkan : Melakukan operasi bitwise pada isyarat yang mengandungi nilai tidak ditakrifkan ( X ) atau impeden tinggi ( Z ) boleh menyebabkan hasil yang tidak dijangka.

Operator Pengurangan

Operator pengurangan memampatkan semua bit vektor kepada hasil satu bit.

Operator Utama dan Contoh

Langkah Berjaga-jaga Semasa Menggunakan

• Mentafsir hasil : Hasil operator pengurangan adalah satu bit. Anda perlu sedar apa yang secara logik diwakili oleh bit ini apabila menggunakannya.

  reg [3:0] a = 4'b1101;
  assign result = &a; // Result: 0 (not all bits are 1)

Operator Anjakan

Operator anjakan memindahkan urutan bit ke kiri atau kanan. Yang asas termasuk anjakan kiri (<<) dan anjakan kanan (>>), bersama dengan anjakan aritmetik (<<<, >>>).

Operator Utama dan Contoh

Langkah Berjaga-jaga Semasa Menggunakan

1. Nilai bertandatangan vs tidak bertandatangan : Anjakan aritmetik disyorkan apabila berhadapan dengan nombor bertandatangan.

   reg signed [7:0] a = -8'd4; // Store -4
   assign result = a >>> 1;    // Result: -2

2. Jumlah anjakan di luar julat : Jika jumlah anjakan melebihi lebar bit, hasilnya mungkin menjadi 0. Berhati-hati apabila menerapkan anjakan.

5. Penjelasan Terperinci Operator Hubungan, Bersyarat, dan Penggabungan

Bahagian ini menerangkan operator hubungan, bersyarat, dan penggabungan yang digunakan dalam Verilog HDL. Operator ini penting untuk percabangan bersyarat dan manipulasi isyarat.

Operator Hubungan

Operator hubungan membandingkan dua nilai dan mengembalikan hasil Boolean. Hasil perbandingan diberikan sebagai Boolean (1 atau 0).

Operator Utama dan Contoh

Langkah Berjaga-jaga Semasa Menggunakan

1. Perbandingan bertandatangan vs tidak bertandatangan : Perbandingan antara nilai bertandatangan dan tidak bertandatangan boleh menghasilkan hasil yang tidak diingini.

   reg signed [3:0] a = -2;
   reg [3:0] b = 2;
   assign result = (a < b); // Result: 0 (due to signed interpretation)

2. Pengendalian nilai tidak ditakrifkan : Perbandingan yang melibatkan X atau Z boleh menghasilkan hasil tidak ditakrifkan. Waspadai amaran semasa simulasi.

Operator Bersyarat

Operator bersyarat memilih nilai bergantung kepada ungkapan. Ini adalah operator ternari yang biasa digunakan dalam C.

Sintaks

result = (condition) ? value1 : value2;

Contoh

reg [7:0] a = 8'd10;
reg [7:0] b = 8'd20;
assign result = (a > b) ? a : b; // If a > b, return a, otherwise b

Langkah Berhati-hati Semasa Menggunakan

1. Elakkan pengendalian bersarang : Pengendalian bersarang pengendali bersyarat menjadikan kod kompleks dan mengurangkan kebolehbacaan. Gunakan kenyataan if-else jika boleh.

   // Example of reduced readability
   assign result = (a > b) ? ((c > d) ? c : d) : e;

2. Simulasi vs sintesis : Apabila disintesis, ungkapan bersyarat ditukar kepada logik percabangan seperti kenyataan case. Pengendali bersyarat yang kompleks boleh memberi kesan kepada penggunaan sumber.

Pengendali Penggabungan

Pengendali penggabungan menggabungkan pelbagai urutan bit kepada satu.

Sintaks

{bit-sequence1, bit-sequence2, ...}

Contoh

reg [3:0] a = 4'b1101;
reg [3:0] b = 4'b0011;
wire [7:0] result;
assign result = {a, b}; // Result: 8'b11010011

Langkah Berhati-hati Semasa Menggunakan

1. Pengesahan lebar bit : Lebar hasil adalah jumlah semua urutan yang digabungkan. Jika pemboleh ubah hasil mempunyai lebar yang tidak mencukupi, pemotongan berlaku.

   reg [3:0] a = 4'b1101;
   reg [3:0] b = 4'b0011;
   wire [5:0] result;
   assign result = {a, b}; // Insufficient width, truncation occurs

2. Susunan nilai : Dalam penggabungan, nilai paling kiri diletakkan pada bit lebih tinggi. Susunan yang salah boleh membawa kepada hasil yang tidak diingini.

6. Keutamaan Pengendali dan Kebersamaan

Dalam Verilog HDL, apabila pelbagai pengendali digunakan dalam ungkapan, ia dinilai mengikut peraturan keutamaan dan kebersamaan. Jika anda tidak memahami peraturan ini, tingkah laku yang tidak diingini boleh berlaku. Bahagian ini menerangkan keutamaan pengendali dan kebersamaan dalam Verilog.

Keutamaan Pengendali

Pengendali Verilog dinilai dalam susunan berikut (dari keutamaan tertinggi kepada terendah):

Perkara Utama Semasa Menggunakan

1. Gunakan kurungan : Walaupun anda tahu keutamaan pengendali, amalan terbaik ialah menggunakan kurungan dalam ungkapan kompleks untuk menjadikan susunan penilaian secara eksplisit.

   // Clear expression
   assign result = (a + b) * c;

2. Keutamaan pengendali bersyarat : Pengendali bersyarat ( ? : ) mempunyai keutamaan yang lebih rendah daripada kebanyakan pengendali lain. Gunakan kurungan untuk mengelakkan susunan penilaian yang tidak dijangka.

   // Be careful with precedence of ? :
   assign result = a > b ? a + c : b - c; // Works, but parentheses are safer

Kebersamaan

Kebersamaan menentukan susunan penilaian apabila pelbagai pengendali dengan keutamaan yang sama muncul. Dalam Verilog, kebanyakan pengendali adalah kebersamaan kiri-ke-kanan, tetapi sesetengahnya (seperti pengendali unari dan bersyarat) adalah kebersamaan kanan-ke-kiri.

Contoh Kebersamaan

1. Kiri-ke-kanan : Pengendali dinilai dari kiri ke kanan.

   assign result = a - b - c; // ((a - b) - c)

2. Kanan-ke-kiri : Pengendali dinilai dari kanan ke kiri.

   assign result = a ? b : c ? d : e; // (a ? b : (c ? d : e))

Mengelakkan Masalah dengan Keutamaan dan Kebersamaan

Kajian Kes: Salah Faham Keutamaan

assign result = a + b << c; // Which is evaluated first?

• Oleh kerana << mempunyai keutamaan yang lebih tinggi daripada + , ungkapan dinilai sebagai:

  assign result = a + (b << c);

Kajian Kes: Menjelaskan dengan Kurungan

assign result = (a + b) << c; // Clarifies intended behavior

• Menggunakan kurungan menjadikan niat jelas, memudahkan penyahpepijatan dan semakan kod.

7. Langkah Berhati-hati dan Ralat Biasa Semasa Menggunakan Pengendali

Apabila menggunakan pengendali dalam Verilog HDL, terdapat langkah berhati-hati khusus untuk reka bentuk dan simulasi. Memahami ini boleh membantu mengelakkan kesilapan dan tingkah laku yang tidak dijangka. Bahagian ini menerangkan langkah berhati-hati dan kes ralat biasa apabila bekerja dengan pengendali.

Langkah Berhati-hati

1. Mengendalikan Nilai Tidak Ditakrif (X) dan Impedans Tinggi (Z)

Nilai tidak ditakrif (X) dan impedans tinggi (Z) sering muncul dalam simulasi, tetapi dalam sintesis, ia diabaikan atau boleh menyebabkan ralat.

Langkah Berhati-hati

• Jika hasil pengiraan menjadi X, ia boleh menyebabkan tingkah laku yang tidak boleh diramalkan.
• Nilai Z terutamanya digunakan dalam penampan tri-state dan konfigurasi litar khusus.

Langkah Pencegahan

• Inisialisasi isyarat secara eksplisit yang mungkin menjadi tidak ditakrifkan.
• Semasa simulasi, gunakan $display atau $monitor untuk menjejaki nilai isyarat.

Kod Contoh

reg [3:0] a = 4'bz; // High impedance
assign result = a + 4'b0011; // Result becomes undefined (X)

2. Aritmetik Bertanda vs Tidak Bertanda

Sama ada operator dinilai sebagai bertanda atau tidak bertanda mempunyai kesan ketara kepada hasil.

Langkah Berjaga-jaga

• Jika isyarat bertanda dan tidak bertanda dicampur, operasi lalai kepada tidak bertanda.
• Untuk mengendalikan nombor bertanda dengan betul, cast secara eksplisit menggunakan $signed atau $unsigned.

Langkah Pencegahan

• Satukan jenis apabila mencampur isyarat bertanda dan tidak bertanda.
• Gunakan jenis bertanda secara eksplisit apabila aritmetik bertanda diperlukan.

Kod Contoh

reg signed [3:0] a = -4;
reg [3:0] b = 3;
assign result = a + b; // Evaluated as unsigned

3. Ketidakpadanan Lebar Bit

Jika operand input mempunyai lebar bit yang berbeza, hasil mengambil lebar yang lebih besar. Ini boleh menyebabkan masalah bergantung kepada situasi.

Langkah Berjaga-jaga

• Pemotongan boleh berlaku jika lebar hasil tidak mencukupi.
• Untuk operasi peralihan, lebar yang tidak mencukupi jumlah peralihan boleh menyebabkan hasil yang salah.

Langkah Pencegahan

• Nyatakan lebar bit secara eksplisit untuk mengelakkan pemotongan atau overflow.
• Gunakan zero-padding apabila perlu.

Kod Contoh

reg [3:0] a = 4'b1010;
reg [7:0] b = 8'b00001111;
assign result = a + b; // Result becomes 8-bit wide

Kes Ralat Biasa dan Penyelesaian

1. Salah Faham Keutamaan Operator Bersyarat

Contoh Ralat

assign result = a > b ? a + c : b - c > d;

• Susunan penilaian yang salah menyebabkan tingkah laku yang tidak dijangka.

Penyelesaian

assign result = (a > b) ? (a + c) : ((b - c) > d);

• Gunakan kurungan untuk menjelaskan susunan penilaian.

2. Ketidakpadanan dalam Aritmetik Bertanda

Contoh Ralat

reg signed [7:0] a = -8'd10;
reg [7:0] b = 8'd20;
assign result = a + b; // Evaluated as unsigned

Penyelesaian

assign result = $signed(a) + $signed(b); // Explicit signed evaluation

3. Jumlah Peralihan Di Luar Julat

Contoh Ralat

assign result = a << 10; // If a is only 8 bits, this produces an invalid result

Penyelesaian

assign result = (10 < $bits(a)) ? (a << 10) : 0; // Limit shift amount

Petua Penyelesaian Masalah

• Gunakan log simulasi : Jejaki nilai isyarat langkah demi langkah dengan $display atau $monitor.
• Semak gelombang simulasi : Kenal pasti di mana nilai tidak ditakrifkan (X) atau rintangan tinggi (Z) muncul.
• Uji blok kecil : Sahkan bahagian reka bentuk besar secara berasingan untuk mencari isu dengan lebih mudah.

8. Ringkasan

Artikel ini menerangkan operator Verilog HDL, termasuk jenis, penggunaan, langkah berjaga-jaga, dan kes ralat biasa. Operator adalah elemen asas dan penting dalam reka bentuk perkakasan. Pemahaman dan penggunaan yang betul meningkatkan kecekapan dan ketepatan dalam reka bentuk. Berikut adalah ringkasan perkara utama:

Kategori Asas Operator

• Operator terutamanya diklasifikasikan ke dalam kategori berikut:

1. Operator aritmetik (pengiraan nombor asas seperti penambahan, penolakan, darab, dan pembahagian)
2. Operator bitwise (manipulasi tahap bit)
3. Operator pengurangan (nilai keseluruhan vektor bit)
4. Operator peralihan (peralihan bit kiri atau kanan)
5. Operator hubungan (perbandingan nilai)
6. Operator bersyarat (operator ternari untuk percabangan)
7. Operator penggabungan (menggabungkan urutan bit)

Langkah Berjaga-jaga Semasa Menggunakan

1. Nilai Tidak Ditakrifkan (X) dan Rintangan Tinggi (Z)

• Ini kerap berlaku dalam simulasi dan mesti diinisialisasi dengan teliti untuk mengelakkan penyebaran.

1. Mencampur Nilai Bertanda dan Tidak Bertanda

• Mencampur operasi bertanda dan tidak bertanda boleh menyebabkan hasil yang tidak diingini. Gunakan $signed atau $unsigned secara eksplisit.

1. Pengurusan Lebar Bit

• Berhati-hati dengan pemotongan atau penambahan sifar apabila lebar berbeza.

1. Keutamaan Operator dalam Ungkapan Kompleks

• Gunakan kurungan untuk mengawal susunan penilaian secara eksplisit dan mengelakkan kelakuan yang tidak dijangka.

Petua Penyelesaian Masalah

• Manfaatkan log simulasi ( $display , $monitor ) dan penonton gelombang.
• Pisahkan reka bentuk besar kepada modul-modul kecil yang boleh diuji.

Nota Akhir

Pemahaman yang tepat dan penggunaan berkesan operator Verilog HDL merupakan asas kepada reka bentuk digital berkualiti tinggi. Gunakan pengetahuan daripada artikel ini untuk mencapai keputusan yang konsisten dan boleh dipercayai dari simulasi hingga sintesis.
Untuk projek yang lebih maju, pertimbangkan teknik pengoptimuman dan strategi reka bentuk yang sesuai dengan saiz litar.

FAQ (Soalan Lazim)

S1 operator dalam Verilog?

J.
Operator dalam Verilog adalah simbol yang digunakan untuk aritmetik, operasi peringkat bit, percabangan bersyarat, dan lain-lain. Ia termasuk operator aritmetik, operator bitwise, operator pengurangan, operator shift, dll. Menguasainya membantu anda menulis reka bentuk perkakasan yang.

S2. Apakah perbezaan antara operator bersyarat (? :) dan pernyataan if-else?

J.
Operator bersyarat memudahkan penetapan bersyarat satu baris yang ringkas, manakala if-else lebih sesuai untuk mengendalikan pelbagai syarat atau operasi yang lebih kompleks.
Contoh: Operator bersyarat

assign result = (a > b) ? a : b;

Contoh: if-else

if (a > b)
    result = a;
else
    result = b;

S3. Bagaimana saya harus mengendalikan nilai tidak ditakrifkan (X) dan impedans tinggi (Z)?

J.
Walaupun berguna untuk nilai-nilai ini sering menyebabkan ralat sintesis. Untuk mengelakkan masalah:

1. Inisialisasi isyarat : Tetapkan nilai awal yang sesuai kepada isyarat yang tidak digunakan.
2. Elakkan keadaan Z yang tidak perlu : Kecuali penimbal tiga keadaan diperlukan, jangan gunakan Z dalam kod sintesis.

S4. Bagaimana operator shift (<<, >>) berfungsi?

J.
Operator shift memindahkan urutan bit ke kiri atau. << bermaksud shift ke kiri, >> bermaksud shift ke kanan.
Contoh:

assign result = a << 2; // Shift a left by 2 bits
assign result = a >> 2; // Shift a right by 2 bits

Amaran: Shift melebihi lebar bit mungkin menghasilkan kelakuanrifkan atau output sifar.

S5. Bagaimana saya mengendalikan nombor bertanda dalam Verilog?

J.
Gunakan kata kunci signed atau cast secara eksplisit dengan $signed untuk memastikan aritmetik bertanda yang betul.
Contoh:

reg signed [7:0] a = -8'd10;
reg [7:0] b = 8'd20;
assign result = $signed(a) + $signed(b);

S6. Apa yang perlu saya perhatikan apabila mengendalikan isyarat dengan lebar bit yang berbeza?

J.
Keputusan akan mengambil lebar operand terbesar, yang boleh menyebabkan pemotongan. Gunakan penambahan sifar jika perlu.
Contoh:

reg [3:0] a = 4'b1010;
reg [7:0] b = 8'b00001111;
assign result = {4'b0000, a} + b; // Zero-extend a to 8 bits

S7. Bagaimana saya boleh mengesahkan keutamaan operator?

J.
Verilog mempunyai peraturan keutamaan yang telah ditetapkan. Untuk ungkapan kompleks, sentiasa gunakan kurungan untuk kejel.

assign result = (a + b) * c;

S8. Adakah operator bersyarat boleh disintesis, (? :) boleh disintesis. Walau bagaimanapun, syarat yang bersarang dalam sangat dalam boleh menyebabkan perkakasan yang tidak cekap. Untuk logik kompleks, pertimbangkan menggunakan pernyataan if-else atau case.

S9. Bolehkah operator Verilog digunakan dalam VHDL?

J.
Tidak. Verilog dan VHDL adalah HDL yang berbeza, dan sintaks operator mereka berbeza. Contohnya, Verilog menggunakan & untuk AND, manakala VHDL menggunakan kata kunci### S saya boleh mengesahkan bahawa operator digunakan dengan betul?

J.
Untuk mengesahkan penggunaan operator:

1. Jalankan simulasi : Periksa hasil pengiraan dengan $display atau $monitor.
2. Buat testbench : Sahkan logik operator dalam modul yang terasing.
3. Gunakan penonton gelombang : Sahkan secara visual kelakuan isyarat dalam alat simulasi.