Penyataan assign Verilog Dijelaskan: Sintaks, Contoh, dan Panduan Pemula untuk Penetapan Berterusan

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Apakah pernyataan assign dalam Verilog? [Panduan Pemula]

Apa itu Verilog HDL?

Apa yang dilakukan pernyataan assign?

assign out = in1 & in2;

Menggunakan assign dalam litar kombinasi

• Litar kombinasi: output berubah serta-merta sebagai respons kepada input (contoh: penambah, pintu logik)
• Litar berurutan: menggunakan jam atau elemen penyimpanan untuk mengekalkan keadaan sepanjang masa (contoh: flip‑flop, kaunter)

Mengapa pernyataan assign penting untuk pemula?

Ringkasan: Kuasai asas pernyataan assign

2. Sintaks Asas dan Penggunaan Pernyataan assign dalam Verilog

Sintaks Asas assign

assign output_signal = expression;

Contoh 1: Operasi Logik Ringkas

assign and_out = a & b;   // AND gate
assign or_out  = a | b;   // OR gate
assign xor_out = a ^ b;   // XOR gate

Contoh 2: Operasi Peringkat Bit

assign upper_4bits = data[7:4];              // Extract the upper 4 bits of an 8-bit signal
assign lower_4bits = data[3:0];              // Extract the lower 4 bits
assign combined = {data1[3:0], data2[3:0]};  // Concatenate two 4-bit signals into 8 bits

Apa Maksud “Penetapan Berterusan”?

Menentukan Kelewatan dalam assign

assign #5 out = a & b;  // Delay the AND result by 5 time units before assigning to out

Contoh: Menggunakan Ekspresi Kondisional dalam assign

assign out = sel ? data1 : data2;

Ringkasan: Menguasai Sintaks assign

3. Hubungan Antara assign dan wire: Dari Pengisytiharan ke Penggunaan

Hubungan Asas Antara assign dan wire

Apa itu wire? — Anggap Ia Sebagai Sambungan Fizikal

wire a, b, out;

assign out = a & b;  // out is always driven by the AND of a and b

Mengapa assign Tidak Boleh Digunakan dengan reg

reg out;
assign out = a & b;  // ERROR! assign cannot drive a reg

Mengisytiharkan Jenis wire dan Menggunakan Bus

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Bitwise AND for each bit

wire dalam Sambungan Modul

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

Ringkasan: Memahami wire Adalah Kunci untuk Menggunakan assign dengan Betul

4. Apa Perbezaan Antara assign dan always? [Kekeliruan Biasa bagi Pemula]

Mengapa Pemula Keliru Antara “assign” dan “always”?

Ciri-ciri dan Kes Penggunaan assign

• Tujuan : Menggambarkan logik kombinasi
• Jenis data : Hanya boleh digunakan dengan wire
• Masa penetapan : Penetapan berterusan (isyarat sentiasa dipacu)
• Kata kunci : assign

Contoh: Gerbang AND 2‑input (assign)

wire a, b;
wire out;

assign out = a & b;

Ciri-ciri dan Kes Penggunaan always

• Tujuan : Menggambarkan logik berurutan atau tingkah laku yang lebih kompleks
• Jenis data : Digunakan untuk menetapkan nilai kepada reg
• Masa penetapan : Penetapan bersyarat (dijalankan apabila keadaan pencetus dipenuhi)
• Kata kunci : always

Contoh: Daftar Diselaraskan Jam (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

Membandingkan wire dan reg

Yang Mana Perlu Anda Gunakan?

Contoh: Gunakan always untuk pernyataan if

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

Bolehkah Anda Menggunakan assign dan always Bersama‑sama?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // ERROR: y is driven by both assign and always

Ringkasan: Membezakan Antara assign dan always

• Logik langsung, sentiasa dikemas kini → assign dengan wire
• Logik yang melibatkan masa, syarat, atau penyimpanan → always dengan reg

5. Contoh Praktikal Litar Kombinasi Menggunakan assign [With Diagrams]

Apa Itu Litar Kombinasi?

Gerbang Logik Asas (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

Implementasi Half Adder

Persamaan Logik

• Sum = A ⊕ B (XOR)
• Carry = A · B (AND)

Implementasi Verilog

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

Implementasi Full Adder

Persamaan Logik

• Sum = A ⊕ B ⊕ Cin
• Carry = (A · B) + (Cin · (A ⊕ B))

Implementasi Verilog

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

Implementasi Multiplexer (MUX)

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

Amalan Terbaik Semasa Menggunakan assign

• Deklarasikan isyarat sebagai wire : assign tidak dapat memacu reg.
• Tulis satu assign bagi setiap output : elakkan satu baris yang terlalu kompleks; pastikan ia mudah dibaca.
• Gunakan wire antara : pecahkan logik kompleks kepada langkah‑langkah untuk kejelasan.

Ringkasan: Litar Kombinasi Boleh Dilaksanakan Sepenuhnya dengan assign

6. Kesilapan dan Perangkap Umum Semasa Menggunakan assign

Perangkap Biasa untuk Pemula

1. Mencuba Menggunakan assign dengan reg

❌ Kesilapan Biasa:

reg out;
assign out = a & b;  // ERROR! Cannot assign to a reg

💡 Punca dan Penyelesaian:

2. Memandu Isyarat yang Sama dengan Beberapa Pernyataan assign

❌ Invalid Example:

assign y = a & b;
assign y = a | b;  // ERROR: Multiple drivers for y

💡 Punca dan Pembetulan:

3. Salah Faham assign sebagai “Penginisialisasi”

❌ Misleading Example:

assign a = 1'b0;  // Not an initializer — this means a is always 0

💡 Punca dan Pembetulan:

4. Lupa Mengisytiharkan Isyarat

❌ Example:

assign result = a & b;  // ERROR if result is undeclared

💡 Punca dan Pembetulan:

5. Menggunakan Operasi yang Tidak Sesuai untuk Sintesis

assign out = a / 3;  // ⚠️ May fail in FPGA synthesis

6. Terlalu Banyak Menggunakan Operator Ternari Bersarang

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Hard to read!

Petua untuk Menyelesaikan Masalah assign

• Jelas tentang jenis isyarat (wire vs reg)
• Perhatikan amaran (simulator sering menandakan potensi isu)
• Ketahui batasan alat (semak jika operasi mesra sintesis)

Ringkasan: assign Mudah tetapi Memerlukan Kehati-hatian

7. Soalan Lazim (FAQ)

S1: Yang mana lebih mudah untuk pemula, assign atau always?

• Logik mudah → assign
• Logik bergantung pada masa atau keadaan → always

S2: Bolehkah saya menggunakan assign dengan reg?

// ✅ Correct (using always with reg)
reg out;
always @(a or b)
  out = a & b;

// ❌ Incorrect (assign cannot drive reg)
reg out;
assign out = a & b;

S3: Bolehkah saya assign isyarat yang sama dalam pelbagai pernyataan assign?

S4: Adakah kelewatan (#) dalam assign mempunyai kesan perkakasan sebenar?

assign #5 out = a & b;

• Simulasi → Sah
• Sintesis → Diabaikan

Q5: Bagaimana saya menulis logik bersyarat dengan assign?

assign out = sel ? a : b;

Q6: Mengapa output tidak berubah dalam ujian assign saya?

• Adakah input ditoggel dengan betul dalam testbench?
• Adakah nilai awal diberikan dengan betul?
• Adakah gelombang simulasi menunjukkan perubahan yang dijangka?

Q7: Bolehkah litar berasaskan assign disintesis?

• ✅ AND / OR / XOR → Boleh Disintesis
• ⚠️ Pembahagian / Nombor Real / Titik Apung → Mungkin tidak boleh disintesis

8. Glosari: Istilah Verilog Asas untuk Pemula

wire

• Nilai boleh diberikan dengan assign
• Tidak dapat menyimpan data secara sendiri
• Kebanyakannya digunakan untuk litar kombinasi

wire a, b, out;
assign out = a & b;

reg

• Tidak boleh diberikan dengan assign
• Digunakan untuk litar berurutan dengan memori
• Selalunya dikemas kini pada tepi jam

reg out;
always @(posedge clk) out <= a;

assign

• Digunakan dalam logik kombinasi
• Output berubah serta‑merta apabila input berubah
• Bahagian kanan boleh mengandungi ekspresi, operator, pemalar

assign y = a & b;

always

• Bekerja dengan pembolehubah reg
• Digunakan untuk litar berurutan atau logik bersyarat
• Menyokong pernyataan if‑statement dan case‑statement

always @(posedge clk) begin
  out <= a + b;
end

Combinational Circuit

• Tiada elemen memori
• Contoh: gerbang logik, penambah, multiplexer
• Diterangkan menggunakan assign atau always @(*)

Sequential Circuit

• Mengandungi elemen memori (daftar, flip‑flop)
• Operasi dipacu jam
• Diterangkan menggunakan always @(posedge clk)

Ternary Operator (Conditional Operator)

• Selalunya digunakan dengan assign
• Lebih ringkas berbanding pernyataan if

assign y = sel ? a : b;

module

• Mengandungi port input dan output
• Boleh diinstanskan secara hierarki

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

• Tidak boleh disintesis dalam perkakasan
• Digunakan dalam testbench

initial begin
  a = 0;
  b = 1;
end

Non-blocking Assignment (<=)

• Biasa dalam litar berurutan yang diselaraskan jam
• Membenarkan pelbagai penetapan dijalankan secara selari

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

Ringkasan: Memahami Istilah Adalah Langkah Pertama untuk Menguasai Verilog

9. Kesimpulan: Menguasai Penyataan assign dalam Verilog

Pengambilan Utama Mengenai assign

✅ Peranan assign

• Suatu konstruk untuk penetapan berterusan kepada isyarat jenis wire
• Output dikemas kini serta-merta sebagai respons kepada perubahan input
• Paling sesuai untuk litar kombinasi

✅ Peraturan Penggunaan

• assign tidak boleh digunakan dengan reg
• Satu isyarat tidak boleh mempunyai berbilang pemacu assign
• Tidak sesuai untuk inisialisasi — hanya untuk pemanduan berterusan

✅ Petua untuk Penggunaan Berkesan

• Bezakan dengan jelas antara assign (untuk wire) dan always (untuk reg)
• Gunakan operator ternari untuk logik bersyarat mudah
• Untuk logik kompleks, pecahkan kepada isyarat wire antara untuk meningkatkan kebolehbacaan

Langkah Seterusnya untuk Meningkatkan Kemahiran

• Blok always untuk litar berurutan
• Logik bersyarat dengan if dan case
• Menulis testbench dan menjalankan simulasi
• Reka bentuk hierarki menggunakan pelbagai modul

Kata Akhir