Menguasai Blok Always Verilog: Sintaks, Blocking vs Non-Blocking, dan Sambungan SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengenalan

Apakah peranan blok always dalam Verilog?

Mengapa kita perlukan blok always?

• Logik gabungan : output berubah serta-merta apabila input berubah
• Logik siri : output berubah selaras dengan isyarat jam atau peristiwa masa

Corak biasa blok always

• always @(*) → Digunakan untuk logik gabungan
• always @(posedge clk) → Logik siri yang dicetuskan pada naik semula jam
• always @(posedge clk or negedge rst) → Logik siri dengan reset asinkron atau kawalan lebih kompleks

Tujuan artikel ini

• Belajar cara betul menulis blok always
• Faham mengapa ralat sintesis berlaku
• Jelaskan perbezaan antara = dan <=
• Elakkan kesilapan pemula biasa

2. Sintaks Asas dan Jenis Blok always

Sintaks asas blok always

always @(sensitivity list)
begin
  // statements
end

Menggunakan always @(*) untuk logik gabungan

always @(*) begin
  if (a == 1'b1)
    y = b;
  else
    y = c;
end

Kelebihan menggunakan @(*)

• Secara automatik memasukkan semua isyarat yang dirujuk dalam senarai kepekaan
• Mencegah ketidakpadanan antara hasil simulasi dan sintesis

Menggunakan always @(posedge clk) untuk logik siri

always @(posedge clk) begin
  q <= d;
end

posedge vs negedge

• posedge : dicetuskan pada naik semula
• negedge : dicetuskan pada turun semula

always @(posedge clk or negedge rst) dengan reset asinkron

always @(posedge clk or negedge rst) begin
  if (!rst)
    q <= 1'b0;
  else
    q <= d;
end

Dengan penerangan ini, q direset serta-merta apabila rst rendah, sebaliknya ia menangkap d pada tepi jam.

Litar Gabungan vs Litar Siri

3. Jenis Penetapan dalam Blok always

Dua operator penetapan dalam Verilog

• = : Penetapan blocking
• <= : Penetapan non-blocking

Penetapan blocking (=)

always @(*) begin
  a = b;
  c = a;
end

Kes penggunaan biasa

• Struktur kawalan ( if , case ) dalam logik kombinasi
• Logik yang tidak memerlukan penyimpanan keadaan

Penetapan non-blocking (<=)

always @(posedge clk) begin
  a <= b;
  c <= a;
end

Kes penggunaan biasa

• Logik berurutan (daftar, flip-flop)
• Penyebaran keadaan tepat merentasi pelbagai isyarat

Perbandingan Penetapan Blocking vs Non-blocking

Apa yang berlaku jika anda mencampurkannya?

always @(posedge clk) begin
  a = b;
  a <= c;
end

Garis panduan penggunaan

• Gunakan = dalam blok always @(*) (kombinasi)
• Gunakan <= dalam blok always @(posedge clk) (berurutan)

4. Perangkap Umum dan Amalan Terbaik dengan Blok always

Kesilapan dalam senarai sensitiviti

Senarai sensitiviti yang tidak betul boleh menyebabkan pepijat tersembunyi

always @(a) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Penyelesaian: gunakan @(*)

always @(*) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Penjanaan latch yang tidak diingini

Ketiadaan cabang if/case menghasilkan latch

always @(*) begin
  if (enable)
    y = d; // y is undefined when enable == 0
end

Penyelesaian: sentiasa tetapkan nilai

always @(*) begin
  if (enable)
    y = d;
  else
    y = 1'b0; // y is always defined
end

Syarat yang terlalu kompleks

Kesilapan biasa: tiada default dalam pernyataan case

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    // 2'b11 not handled → y may be undefined
  endcase
end

Penyelesaian tambahkan klausa default

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    default: y = 1'b0; // safety net
  endcase
end

Mengawal pelbagai isyarat dalam satu blok

Ringkasan perangkap umum

5. Sambungan always dalam SystemVerilog

always_comb: untuk logik kombinasi

Gambaran keseluruhan

always_comb begin
  y = a & b;
end

Manfaat utama

• Secara automatik menjana senarai sensitiviti
• Alat memberi amaran apabila latch yang tidak diingini dijana
• Mencegah konflik dengan pembolehubah yang telah ditakrifkan sebelumnya

Contoh (Verilog vs SystemVerilog)

// Verilog
always @(*) begin
  y = a | b;
end

// SystemVerilog
always_comb begin
  y = a | b;
end

always_ff: untuk logik berurutan (flip‑flop)

Gambaran keseluruhan

always_ff @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

Manfaat utama

• Hanya membenarkan penugasan tidak‑blok ( <= )
• Alat memeriksa ketepatan senarai sensitiviti
• Kebolehbacaan kod meningkat kerana jelas berurutan

always_latch: untuk logik berasaskan latch

Gambaran keseluruhan

always_latch begin
  if (enable)
    q = d;
end

Perkara yang perlu diingat

• Jika beberapa cabang melangkau penugasan, latch akan dicipta secara eksplisit
• Hanya gunakan apabila latch memang diperlukan

Ringkasan penggunaan SystemVerilog

SystemVerilog semakin menjadi piawaian

6. Soalan Lazim: Soalan Umum Mengenai Blok always

S1. Haruskah saya menggunakan if atau case di dalam blok always?

• Untuk 2–3 syarat mudah → if lebih mudah dibaca
• Untuk pelbagai keadaan berbeza → case lebih jelas dan menyatakan niat dengan lebih baik

S2. Apa yang berlaku jika saya terlepas isyarat dalam senarai sensitiviti?

S3. Mengapa latch yang tidak diingini muncul dalam reka bentuk saya?

Contoh buruk:

always @(*) begin
  if (en)
    y = d; // y is held when en == 0
end

Penyelesaian:

always @(*) begin
  if (en)
    y = d;
  else
    y = 1'b0; // always assigned
end

S4. Bolehkah saya mencampur = dan <= dalam blok yang sama?

• Logik kombinasional → gunakan = (blok)
• Logik sekuensial → gunakan <= (bukan blok)

Peraturan ibu jari:

Q5. Apakah perbezaan antara always_ff dan always @(posedge clk)?

Q6. Adakah boleh mengawal pelbagai isyarat dalam satu blok always?

• Setiap output bertindak secara bebas
• Anda campur logik sinkron dan asinkron

Q7. Apakah yang berlaku jika saya gunakan <= dalam logik kombinasional?

7. Kesimpulan

Blok always adalah asas reka bentuk Verilog

Pengambilan utama

• Perbezaan dan penggunaan always @(*) vs always @(posedge clk)
• Perbezaan antara = (blok) dan <= (bukan blok) penugasan
• Cara mengelak kesilapan biasa seperti penjanaan latch dan senarai kepekaan tidak lengkap
• Sambungan SystemVerilog ( always_comb , always_ff , always_latch ) untuk reka bentuk lebih selamat
• Jawapan praktikal kepada soalan dunia sebenar biasa (FAQ)

Ketepatan menentukan kualiti

Langkah seterusnya: maju ke reka bentuk tahap lebih tinggi

• Reka bentuk Finite State Machine (FSM)
• Pipelining dan arkitektur streaming
• Membangunkan IP cores dan pelaksanaan FPGA

Fikiran akhir untuk pereka perkakasan