Tutorial Array Verilog: Dari Asas hingga Teknik SystemVerilog Lanjutan

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengenalan

2. Jenis Data Asas dalam Verilog

Perbezaan Antara reg dan wire

• jenis wire Wire digunakan sebagai garisan sambungan antara modul atau litar. Ia mesti sentiasa dipacu oleh isyarat lain, dan penetapan dibuat menggunakan pernyataan assign. Sesuai untuk output litar kombinasi. Contoh:

  wire a;
  assign a = b & c;

• jenis reg Reg digunakan sebagai pembolehubah untuk menyimpan nilai sementara. Ia ditetapkan di dalam blok proses seperti always, dan biasanya digunakan untuk memodelkan elemen penyimpanan (latch atau flip‑flop). Contoh:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Jenis Data yang Boleh Digunakan dalam Array

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Konsep Asas Array

Mengisytiharkan Array

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Mengakses Elemen Array

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Kelebihan Array

• Pemprosesan kelompok : Dengan gelung for, anda boleh melaksanakan operasi yang sama ke atas pelbagai isyarat sekaligus.
• Litar berstruktur : Tatasusunan membantu menyusun pelbagai daftar atau isyarat, menjadikan representasi litar lebih jelas.
• Pemodelan memori : Anda boleh melaksanakan struktur memori mudah seperti RAM atau ROM (dijelaskan dalam bab seterusnya).

Perkara yang Perlu Diketahui

4. Menggunakan Tatasusunan Pelbagai Dimensi

Mengisytiharkan Tatasusunan Pelbagai Dimensi

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Mengakses dan Menetapkan Elemen

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Menggunakan Gelung for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Aplikasi Tatasusunan Pelbagai Dimensi

• Berguna dalam reka bentuk yang memerlukan operasi matriks atau pemprosesan penapis.
• Boleh digunakan dalam pemprosesan imej atau pemprosesan isyarat digital (DSP), untuk pengendalian data pada tahap piksel.
• Digunakan dalam struktur blok ROM/RAM dan untuk menyusun pasangan alamat-data.

Sekatan dan Pertimbangan

• Periksa keserasian alat sintesis, kerana sesetengah alat mungkin tidak menyokong tatasusunan pelbagai dimensi sepenuhnya.
• Sekatan mungkin dikenakan apabila digabungkan dengan instansiasi atau antara muka.
• Fahami perbezaan daripada SystemVerilog untuk mengelakkan isu keserasian (dijelaskan kemudian).

5. Memodelkan Memori dengan Tatasusunan

Sintaks Asas untuk Model Memori

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Menulis ke dan Membaca dari Memori

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Operasi menulis bersifat serentak dengan posedge clk dan bersyarat (dikawal oleh we, enable menulis).
• Operasi membaca biasanya dilaksanakan menggunakan assign untuk bacaan kombinasi (asinkron).

Inisialisasi Memori

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Kes Penggunaan Praktikal

• Fail daftar dalam CPU atau mikrokontroler
• Simulasi tingkah laku Block RAM (BRAM) dalam FPGA
• Pengesahan tingkah laku memori cache
• Simulasi bacaan data ROM

Perkara yang Perlu Diperhatikan

• Apabila saiz tatasusunan meningkat, masa simulasi dan sumber sintesis juga meningkat.
• Pilih masa bacaan ( sinkron vs. tak sinkron ) dengan teliti berdasarkan spesifikasi reka bentuk dan alat.
• Apabila menyasarkan sintesis, ikuti peraturan inferens memori khusus yang disarankan oleh vendor alat.

6. Penambahbaikan Tatasusunan dalam SystemVerilog

Tatasusunan Dinamik

Ciri‑ciri

• Saiz tatasusunan boleh diubah semasa runtime.
• Berguna apabila saiz tidak diketahui terlebih dahulu atau berubah‑ubah semasa pelaksanaan.

Pengisytiharan dan Contoh

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Kes Penggunaan

• Penyimpanan data sementara dalam testbench
• Mengurus penampan bersaiz berubah

Tatasusunan Asosiatif

Ciri‑ciri

• Indeks boleh menjadi nilai sewenang‑wenangnya (integer, string, dll).
• Berfungsi seperti jadual hash.

Pengisytiharan dan Contoh

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Kes Penggunaan

• Menyimpan nilai konfigurasi untuk parameter
• Mencari nilai mengikut ID atau nama

Barisan

Ciri‑ciri

• Berfungsi seperti struktur FIFO (First‑In, First‑Out).
• Menyokong penyisipan dan pembuangan yang mudah, ideal untuk aliran data dinamik.

Pengisytiharan dan Contoh

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Kes Penggunaan

• Penyimpanan data sementara (penampan FIFO)
• Pengurusan acara dan transaksi

Perbandingan dan Penggunaan

Perkara yang Perlu Diperhatikan

• Tatasusunan yang dipertingkatkan ini adalah ciri khusus SystemVerilog dan tidak tersedia dalam Verilog.
• Tahap sokongan sintesis bergantung pada alat, dan ia kebanyakannya digunakan untuk testbench.
• Jika menyasarkan FPGA atau ASIC, sentiasa periksa sama ada ciri ini disokong sebelum pelaksanaan.

7. Amalan Terbaik untuk Operasi Tatasusunan

Jelasni Tujuan dengan Komen dan Penamaan

• Gunakan nama yang bermakna untuk tatasusunan: reg [7:0] sensor_data [0:7];
• Tambah komen untuk menerangkan tujuan atau unit:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Berhati-hati dengan Sempadan Gelung

• Had atas yang tidak betul → akses di luar julat (ralat logik atau amaran simulator)
• Tentukan dengan teliti sama ada menggunakan < atau <= untuk penamatan gelung

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Sentiasa Inisialisasi Secara Eksplisit

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Reka Bentuk Modul yang Boleh Digunakan Semula

• Menggunakan parameter untuk menjadikan saiz array boleh dikonfigurasi:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Membolehkan pemindahan parameter luaran meningkatkan kebolehgunaan semula modul.

Pertimbangkan Kebolehsintesis

• Array reg satu dimensi Verilog: umumnya boleh disintesis
• Array dinamik/assosiatif/antrian SystemVerilog: tidak boleh disintesis (untuk simulasi sahaja)

Gunakan Array vs. Modul dengan Sesuai

• Operasi kecil dan sama → array dengan gelung for
• Fungsi berbeza atau reka bentuk berskala besar → reka bentuk modular dan hierarki

8. Soalan Lazim (FAQ)

Q1. Saya mendapat ralat apabila menggunakan array pelbagai dimensi dalam Verilog. Mengapa?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Pastikan persekitaran pembangunan anda mematuhi Verilog 2001 atau kemudian .
• Jika had masih wujud, tulis semula menggunakan array satu dimensi dengan indeks yang dikira.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Jika saya menggambarkan RAM menggunakan array dalam Verilog, adakah ia akan berfungsi pada perkakasan?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• Alat sintesis mesti mengenali gambaran ini sebagai inferens block RAM .
• Masa baca/tulis (synchronous vs. asynchronous) dan gaya akses mesti mengikuti templat khusus atau alat mungkin tidak menyimpulkan ingatan dengan betul.

• Ikuti panduan sintesis yang disediakan oleh pembekal FPGA/ASIC anda.
• Jika tingkah laku berbeza antara simulasi dan perkakasan, semak log dan debug langkah demi langkah.

Q3. Bolehkah saya menggunakan array dinamik SystemVerilog, array assosiatif, atau antrian dalam perkakasan sebenar?

A3.

• Penyimpanan data sementara dalam testbench
• Pelaksanaan rawak atau scoreboard dalam persekitaran pengesahan
• Gambaran transaksi kompleks

• Sebarang kod reka bentuk yang menggunakan jenis array ini akan diabaikan atau menyebabkan ralat dalam alat sintesis.
• Jika pelaksanaan perkakasan diperlukan, tukar mereka menjadi array reg atau array satu dimensi panjang tetap.

9. Kesimpulan

Ringkasan Utama

• Dengan memahami jenis data asas Verilog (reg dan wire), anda dapat mengelakkan ralat apabila bekerja dengan array.
• Array satu dimensi merupakan struktur penting untuk mengumpulkan data dan memodelkan memori.
• Array berbilang dimensi disokong dalam Verilog 2001 dan versi seterusnya, membolehkan reka bentuk gaya matriks.
• SystemVerilog memperkenalkan struktur fleksibel seperti array dinamik, array berasosiasi, dan queue (terutamanya untuk simulasi dan pengesahan).
• Dengan mengikuti amalan terbaik pengendalian array (inisialisasi, penamaan, kebolehguna semula, pertimbangan sintesis), anda dapat menulis kod yang lebih berkualiti.

Tip Praktikal

Topik Seterusnya yang Disyorkan

• Menggunakan pernyataan generate untuk penjanaan litar dinamik dengan array
• Menggabungkan interface dengan array untuk reka bentuk bas
• Melaksanakan FIFO, penimbal cincin, dan pengoptimuman ROM menggunakan array