Tutorial sugli Array in Verilog: dalle Basi alle Tecniche Avanzate di SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Introduzione

2. Tipi di Dati di Base in Verilog

Differenza tra reg e wire

• wire type Un wire è usato come linea di collegamento tra moduli o circuiti. Deve essere sempre guidato da un altro segnale, e le assegnazioni avvengono tramite l’istruzione assign. È adatto per uscite di circuiti combinazionali. Esempio:

  wire a;
  assign a = b & c;

• reg type Un reg è usato come variabile per contenere temporaneamente valori. Viene assegnato all’interno di blocchi di processo come always e viene tipicamente utilizzato per modellare elementi di memorizzazione (latch o flip‑flop). Esempio:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Tipi di Dati Utilizzabili negli Array

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Concetti di Base degli Array

Dichiarare gli Array

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Accedere agli Elementi dell’Array

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Vantaggi degli Array

• Elaborazione batch : Con un ciclo for, puoi applicare la stessa operazione a più segnali contemporaneamente.
• Circuiti strutturati : Gli array aiutano a organizzare più registri o segnali, mantenendo chiara la rappresentazione del circuito.
• Modellazione della memoria : Puoi implementare strutture di memoria semplici come RAM o ROM (spiegato nel capitolo successivo).

Note da considerare

4. Utilizzo di array multidimensionali

Dichiarazione di array multidimensionali

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Accesso e assegnazione di elementi

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Utilizzo dei cicli for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Applicazioni degli array multidimensionali

• Utili in progetti che richiedono operazioni su matrici o elaborazione di filtri.
• Possono essere applicati in elaborazione di immagini o elaborazione digitale del segnale (DSP), per la gestione dei dati a livello di pixel.
• Usati in strutture a blocchi ROM/RAM e per organizzare coppie indirizzo‑dato.

Limitazioni e considerazioni

• Verificare la compatibilità con gli strumenti di sintesi, poiché alcuni tool potrebbero non supportare completamente gli array multidimensionali.
• Possono esserci restrizioni quando vengono combinati con istanze o interfacce.
• Comprendere le differenze rispetto a SystemVerilog per evitare problemi di compatibilità (spiegato più avanti).

5. Modellare la memoria con gli array

Sintassi di base per i modelli di memoria

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Scrittura e lettura dalla memoria

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Le operazioni di scrittura sono sincrone con posedge clk e condizionali (controllate da we, write enable).
• Le operazioni di lettura sono tipicamente implementate usando assign per letture combinazionali (asincrone).

Inizializzazione della memoria

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Casi d’Uso Pratici

• File di registri in CPU o microcontrollori
• Simulazione comportamentale di Block RAM (BRAM) all’interno di FPGA
• Verifica del comportamento della cache memory
• Simulazione di lettura dati ROM

Punti da Notare

• Con l’aumento della dimensione dell’array, tempo di simulazione e risorse di sintesi aumentano anch’essi.
• Scegli attentamente il timing di lettura ( sincrono vs. asincrono ) in base alle specifiche di design e agli strumenti.
• Quando si mira alla sintesi, segui le regole specifiche di inferenza della memoria raccomandate dal fornitore dello strumento.

6. Miglioramenti agli Array in SystemVerilog

Array Dinamici

Caratteristiche

• La dimensione dell’array può essere modificata durante l’esecuzione.
• Utile quando la dimensione è sconosciuta in anticipo o variabile durante l’esecuzione.

Dichiarazione ed Esempio

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Casi d’Uso

• Archiviazione temporanea di dati in testbench
• Gestione di buffer a dimensione variabile

Array Associativi

Caratteristiche

• Gli indici possono essere valori arbitrari (interi, stringhe, ecc.).
• Funziona come una tabella hash.

Dichiarazione ed Esempio

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Casi d’Uso

• Archiviazione di valori di configurazione per parametri
• Ricerca di valori per ID o nome

Code

Caratteristiche

• Si comporta come una struttura FIFO (First-In, First-Out).
• Supporta inserimento e rimozione facili, ideale per flussi di dati dinamici.

Dichiarazione ed Esempio

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Casi d’Uso

• Archiviazione temporanea di dati (buffer FIFO)
• Gestione di eventi e transazioni

Confronto e Utilizzo

Punti da Notare

• Questi array migliorati sono funzionalità esclusive di SystemVerilog e non disponibili in Verilog.
• L’entità del supporto alla sintesi dipende dallo strumento e sono principalmente utilizzati per testbench.
• Se si mira a FPGA o ASIC, verifica sempre se queste funzionalità sono supportate prima dell’implementazione.

7. Best Practices per le Operazioni sugli Array

Chiarire l’Intento con Commenti e Nomi

• Usa nomi significativi per gli array: reg [7:0] sensor_data [0:7];
• Aggiungi commenti per descrivere scopo o unità:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Fai Attenzione ai Confini dei Loop

• Limiti superiori errati → accesso fuori range (errori logici o avvisi del simulatore)
• Decidi attentamente se utilizzare < o <= per la terminazione del loop

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Inizializza Sempre Esplicitamente

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Progettare Moduli Riutilizzabili

• Utilizzare parameter per rendere le dimensioni degli array configurabili:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Consentire il passaggio di parametri esterni migliora il riutilizzo del modulo.

Considerare la Sintetizzabilità

• Array reg monodimensionali in Verilog: generalmente sintetizzabili
• Array dinamici/associativi/queue in SystemVerilog: non sintetizzabili (solo per simulazione)

Utilizzare Correttamente Array vs. Moduli

• Operazioni piccole e identiche → array con cicli for
• Funzionalità diverse o progetti su larga scala → design modulare e gerarchico

8. Domande Frequenti (FAQ)

Q1. Ottengo un errore quando uso array multidimensionali in Verilog. Perché?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Assicurati che il tuo ambiente di sviluppo sia conforme a Verilog 2001 o versioni successive.
• Se le limitazioni persistono, riscrivi usando array monodimensionali con indici calcolati.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Se descrivo una RAM usando array in Verilog, funzionerà sull’hardware?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• Lo strumento di sintesi deve riconoscere questa descrizione come inferenza di block RAM.
• Il timing di lettura/scrittura (sincrono vs. asincrono) e lo stile di accesso devono seguire template specifici altrimenti lo strumento potrebbe non inferire correttamente la memoria.

• Segui la guida di sintesi fornita dal tuo fornitore FPGA/ASIC.
• Se il comportamento differisce tra simulazione e hardware, controlla i log e fai il debug passo passo.

Q3. Posso usare gli array dinamici, associativi o le code di SystemVerilog nell’hardware reale?

A3.

• Memorizzazione temporanea dei dati nei testbench
• Randomizzazione o implementazioni di scoreboard negli ambienti di verifica
• Descrizioni complesse di transazioni

• Qualsiasi codice di progetto che utilizza questi tipi di array sarà ignorato o causerà errori negli strumenti di sintesi.
• Se è necessaria un’implementazione hardware, convertili in reg o in array monodimensionali a lunghezza fissa.

9. Conclusione

Punti chiave

• Comprendendo i tipi di dati base di Verilog (reg e wire), è possibile evitare errori quando si lavora con gli array.
• Gli array monodimensionali sono strutture essenziali per raggruppare dati e modellare la memoria.
• Gli array multidimensionali sono supportati in Verilog 2001 e versioni successive, consentendo progetti in stile matrice.
• SystemVerilog introduce strutture flessibili come array dinamici, array associativi e code (principalmente per simulazione e verifica).
• Seguendo le best practice nella gestione degli array (inizializzazione, denominazione, riusabilità, considerazioni di sintesi), è possibile scrivere codice di qualità superiore.

Consigli pratici

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• Combinare interface con gli array per la progettazione di bus
• Implementare FIFO, buffer ad anello e ottimizzazioni ROM utilizzando gli array