Fungsi Verilog Dijelaskan: Sintaks, Contoh, dan Perbedaan dengan Task

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Apa itu Fungsi Verilog? (Konsep Dasar dan Peran)

Apa itu fungsi?

Karakteristik Utama Fungsi

• Dapat ditentukan satu atau lebih input (hanya input yang diizinkan)
• Hanya satu output (nilai kembalian fungsi)
• Keterlambatan waktu (misalnya, #10) tidak diizinkan
• Fungsi harus selalu mendeskripsikan logika kombinasional
• Fungsi didefinisikan di luar blok always dan dievaluasi segera (tidak seperti task)

Kapan Menggunakan Fungsi Verilog

1. Mendeskripsikan Logika Kombinasional

2. Meningkatkan Kegunaan Ulang Kode

3. Mengurangi Kesalahan Desain

Perbedaan Antara Fungsi dan Task

Kapan Menggunakan Fungsi

• Saat Anda membutuhkan hasil perhitungan segera
• Untuk logika yang tidak termasuk keterlambatan
• Saat satu nilai kembalian sudah cukup

Kapan Menggunakan Task

• Saat proses termasuk keterlambatan (misalnya, #10)
• Saat diperlukan beberapa output
• Untuk tujuan simulasi/debug (misalnya, output log)

Ringkasan

• Sebuah fungsi Verilog adalah sebuah fungsi yang menerima input dan mengembalikan satu nilai .
• Ia paling cocok untuk mendeskripsikan logika kombinasional dan tidak dapat menyertakan keterlambatan.
• Berguna untuk mengurangi kode redundan dan meningkatkan keterbacaan .
• Fungsi dan task berbeda; memilih yang tepat tergantung pada kasus penggunaan Anda .

2. Cara Menulis Fungsi Verilog [Beginner-Friendly Example]

Sintaks Dasar Fungsi

function [output_bit_width] function_name;
    input [input_bit_width] input1, input2, ...;
    begin
        function_name = expression;
    end
endfunction

Poin Kunci

• Deklarasikan dengan kata kunci function
• Nilai kembalian ditugaskan ke variabel dengan nama yang sama dengan fungsi
• Deklarasikan input menggunakan input (Anda tidak dapat menggunakan output atau inout )
• Lakukan perhitungan di dalam begin ... end
• Definisikan fungsi di luar blok always

Contoh Sederhana Fungsi Verilog

module example;
    function [7:0] add_function;
        input [7:0] a, b;
        begin
            add_function = a + b;
        end
    endfunction

    reg [7:0] x, y, sum;

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5
        sum = add_function(x, y);
        $display("Sum: %d", sum); // Sum: 17
    end
endmodule

Penjelasan

• add_function mengambil dua masukan 8-bit ( a dan b ) dan mengembalikan jumlahnya
• Fungsi dipanggil dengan sum = add_function(x, y); dan menugaskan hasilnya ke sum
• Blok initial menggunakan $display untuk menampilkan hasil

Mendeklarasikan Input dan Output dalam Fungsi

Mendeklarasikan Input

function [7:0] my_function;
    input [7:0] in1, in2;
    begin
        my_function = in1 & in2; // AND operation
    end
endfunction

Fungsi dengan Pernyataan Kondisional

function [3:0] max_function;
    input [3:0] a, b;
    begin
        if (a > b)
            max_function = a;
        else
            max_function = b;
    end
endfunction

Ringkasan

• Fungsi Verilog didefinisikan dengan kata kunci function dan mengembalikan satu nilai
• Hanya argumen input yang diizinkan (tidak ada output )
• Nilai kembali ditugaskan ke variabel dengan nama yang sama dengan fungsi
• Pernyataan if dan case dapat digunakan untuk logika kondisional

3. Cara Menggunakan Fungsi Verilog [With Practical Code Examples]

Cara Memanggil Fungsi

module function_example;
    function [7:0] xor_function;
        input [7:0] a, b;
        begin
            xor_function = a ^ b;
        end
    endfunction

    reg [7:0] x, y, result;

    initial begin
        x = 8'b11001100;
        y = 8'b10101010;
        result = xor_function(x, y); // calling the function
        $display("XOR Result: %b", result); // XOR Result: 01100110
    end
endmodule

Poin Penting

• Fungsi dipanggil dalam bentuk variable = function(arguments);
• Dapat digunakan di dalam blok always atau initial
• Fungsi berfungsi sebagai logika kombinatorial

Menggunakan Fungsi dalam Logika Kombinatorial

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b01;
        #10; // add delay to observe simulation changes
        $display("Decoded Output: %b", decoded_output); // Decoded Output: 0010
    end
endmodule

Penjelasan

• Fungsi decoder mengubah input 2-bit menjadi output decoder 4-bit
• Menggunakan pernyataan case untuk menentukan output berdasarkan input
• assign digunakan untuk memetakan output fungsi ke decoded_output → Fungsi ini beroperasi sebagai bagian dari logika kombinatorial

Fungsi vs. Blok Always [Comparison Table]

Panduan Utama

• Gunakan fungsi untuk menyederhanakan operasi logika sederhana (logika kombinatorial)
• Gunakan blok always untuk rangkaian yang menyimpan status (mis., flip-flop)
• Jika Anda memerlukan penundaan (seperti #10), gunakan blok always alih-alih fungsi

Ringkasan: Cara Menggunakan Fungsi Verilog

4. Aplikasi Praktis Fungsi Verilog (Desain Decoder dan ALU)

Implementasi Fungsi Decoder (Decoder 2-ke-4)

module decoder_example;
    function [3:0] decoder;
        input [1:0] sel;
        begin
            case (sel)
                2'b00: decoder = 4'b0001;
                2'b01: decoder = 4'b0010;
                2'b10: decoder = 4'b0100;
                2'b11: decoder = 4'b1000;
                default: decoder = 4'b0000;
            endcase
        end
    endfunction

    reg [1:0] select;
    wire [3:0] decoded_output;

    assign decoded_output = decoder(select); // using the function

    initial begin
        select = 2'b00; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b01; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b10; #10;
        $display("Decoded Output: %b", decoded_output);
        select = 2'b11; #10;
        $display("Decoded Output: %b", decoded_output);
    end
endmodule

Implementasi Fungsi ALU (Penjumlahan, Pengurangan, AND, OR)

module alu_example;
    function [7:0] alu;
        input [7:0] a, b;
        input [1:0] op; // 2-bit control signal
        begin
            case (op)
                2'b00: alu = a + b; // Addition
                2'b01: alu = a - b; // Subtraction
                2'b10: alu = a & b; // AND
                2'b11: alu = a | b; // OR
                default: alu = 8'b00000000;
            endcase
        end
    endfunction

    reg [7:0] x, y;
    reg [1:0] opcode;
    wire [7:0] result;

    assign result = alu(x, y, opcode); // using the function

    initial begin
        x = 8'b00001100; // 12
        y = 8'b00000101; // 5

        opcode = 2'b00; #10;
        $display("Addition Result: %d", result); // 12 + 5 = 17

        opcode = 2'b01; #10;
        $display("Subtraction Result: %d", result); // 12 - 5 = 7

        opcode = 2'b10; #10;
        $display("AND Result: %b", result); // AND operation

        opcode = 2'b11; #10;
        $display("OR Result: %b", result); // OR operation
    end
endmodule

Ringkasan

5. Pertimbangan Penting Saat Menggunakan Fungsi Verilog

Panggilan Rekursif Tidak Diizinkan

❌ Contoh NG: Fungsi Rekursif

function [3:0] factorial;
    input [3:0] n;
    begin
        if (n == 0)
            factorial = 1;
        else
            factorial = n * factorial(n - 1); // ❌ Recursive call not allowed
    end
endfunction

✅ Solusi: Gunakan Loop Sebagai Ganti

task factorial_task;
    input [3:0] n;
    output [15:0] result;
    integer i;
    begin
        result = 1;
        for (i = 1; i <= n; i = i + 1)
            result = result * i;
    end
endtask

Penundaan Waktu (#10) Tidak Dapat Digunakan di Dalam Fungsi

❌ Contoh NG: Penundaan di Dalam Fungsi

function [7:0] delay_function;
    input [7:0] in;
    begin
        #10; // ❌ Delay not allowed inside functions
        delay_function = in + 1;
    end
endfunction

✅ Solusi: Gunakan Blok Always Sebagai Ganti

task delay_task;
    input [7:0] in;
    output [7:0] out;
    begin
        #10;
        out = in + 1;
    end
endtask

Memilih Antara Fungsi dan Task

Kapan Menggunakan Fungsi

Kapan Menggunakan Task

Fungsi Tidak Dapat Didefinisikan di Dalam Blok Always

❌ Contoh NG: Mendefinisikan Fungsi di Dalam Always

always @(a or b) begin
    function [7:0] my_function; // ❌ Not allowed inside always
        input [7:0] x, y;
        begin
            my_function = x + y;
        end
    endfunction
end

✅ Contoh yang Benar

function [7:0] add_function;
    input [7:0] x, y;
    begin
        add_function = x + y;
    end
endfunction

always @(a or b) begin
    result = add_function(a, b); // ✅ call the function
end

Ringkasan

6. [FAQ] Pertanyaan yang Sering Diajukan tentang Fungsi Verilog

Apa perbedaan antara fungsi dan task?

Q. Apa perbedaan antara fungsi Verilog dan task? Mana yang harus saya gunakan?

Kapan Menggunakan Fungsi

Kapan Menggunakan Task

Apakah saya dapat menggunakan reg di dalam fungsi?

Q. Bisakah saya mendeklarasikan variabel reg di dalam fungsi?

✅ Contoh yang Benar (Menggunakan integer)

function [7:0] multiply;
    input [3:0] a, b;
    integer temp;
    begin
        temp = a * b;
        multiply = temp;
    end
endfunction

Kapan saya harus menggunakan fungsi?

Q. Dalam situasi apa penggunaan fungsi tepat?

• Operasi aritmetika (penjumlahan, pengurangan, logika)
• Decoder dan encoder
• Perbandingan (menemukan nilai maksimum/minimum)
• Pemeriksaan kesalahan (misalnya pemeriksaan parity)

Apakah satu fungsi dapat memanggil fungsi lain?

Q. Bisakah fungsi Verilog memanggil fungsi lain di dalamnya?

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

function [7:0] double_add;
    input [7:0] x, y;
    begin
        double_add = add(x, y) * 2; // calling another function
    end
endfunction

Bagaimana saya harus memilih antara fungsi dan blok always?

Q. Bagaimana saya memutuskan apakah harus menggunakan fungsi atau blok always?

✅ Fungsi (Logika Kombinasi)

function [7:0] add;
    input [7:0] a, b;
    begin
        add = a + b;
    end
endfunction

✅ Blok Always (Logika Sekuensial)

always @(posedge clk) begin
    sum <= a + b; // works as a flip-flop
end

Ringkasan