Panduan Lengkap Pernyataan wait Verilog: Sintaks, Penggunaan, dan Contoh Testbench

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengantar

2. Sintaks Dasar dan Perilaku Pernyataan wait

wait (condition_expression);

2.1 Penggunaan Dasar

wait (ready == 1'b1);

2.2 Perbedaan dengan Pernyataan Kontrol Lainnya

• Pernyataan if : Mengevaluasi kondisi sekali dan dieksekusi hanya jika benar.
• Loop while : Terus dieksekusi selama kondisi tetap benar.
• Pernyataan wait : Tetap idle hingga kondisi menjadi benar, kemudian mengeksekusi pernyataan berikutnya sekali.

2.3 Kasus Penggunaan Khas

3. Di Mana Pernyataan wait Dapat dan Tidak Dapat Digunakan

3.1 Kasus Penggunaan yang Valid

• Blok initial Sering digunakan untuk menjeda simulasi hingga reset dilepaskan atau peristiwa startup tertentu terjadi.
• Blok always Digunakan untuk menunggu bersyarat saat memproses peristiwa berurutan berdasarkan perubahan sinyal.

initial begin
  wait (reset_n == 1'b1);  // Wait until reset is deasserted
  // Initialization process
end

always begin
  wait (data_valid);       // Wait until data becomes valid
  // Data processing logic
end

3.2 Kasus yang Harus Dihindari atau Tidak Diizinkan

• Di luar blok prosedural (misalnya, langsung di dalam tubuh modul atau dalam pernyataan assign). Wait must always be inside procedural contexts such as initial or always .
• Tidak direkomendasikan untuk sintesis RTL . The wait statement is intended for simulation only, and most synthesis tools for FPGA/ASIC design do not support it. Avoid using it in synthesizable RTL code.

3.3 Perbedaan dengan Pernyataan wait VHDL

4. Pola Penggunaan Umum dan Contoh

4.1 Menunggu Tepi Clock atau Transisi Sinyal

initial begin
  // Example: Wait until reset is released
  wait (reset_n == 1'b1);
  // Initialization logic starts here
end

always begin
  // Example: Wait for data_valid signal
  wait (data_valid == 1'b1);
  // Process data when data_valid goes high
end

4.2 Menunggu Beberapa Kondisi

wait ((ready == 1'b1) && (start == 1'b1));

4.3 Menunggu Sebuah Event (misalnya, Transisi Sinyal)

wait (enable == 1'b1);

4.4 Memantau Flag atau Sinyal Status

wait (send_done == 1'b1);

4.5 Contoh Skenario Praktis

integer i;
for (i = 0; i < 10; i = i + 1) begin
  @(posedge clk);  // Wait for 10 rising clock edges
end

5. Menggunakan wait dalam Testbench

5.1 Menunggu Pelepasan Reset

initial begin
  // Wait until reset signal is deasserted
  wait (reset_n == 1'b1);
  // Begin test pattern application and verification
end

5.2 Menunggu Assert/Deassert Sinyal

wait (data_valid == 1'b1);
// Validate output data here

wait (busy == 1'b0);

5.3 Menyinkronkan dengan Protokol Komunikasi

wait (tx_done == 1'b1);

5.4 Hal-hal yang Perlu Diwaspadai Saat Menggunakan wait dalam Testbench

initial begin
  integer timeout;
  timeout = 0;
  while (reset_n != 1'b1 && timeout < 1000) begin
    #1; // Wait for 1 time unit
    timeout = timeout + 1;
  end
  if (timeout == 1000)
    $display("Error: reset_n was never deasserted");
end

6. Kesalahan Umum dan Pemecahan Masalah

6.1 Menunggu Tak Terbatas

• Verifikasi bahwa sinyal benar-benar berubah selama simulasi.
• Tetapkan nilai awal dan pola stimulus secara eksplisit di testbench.
• Perkenalkan penanganan timeout untuk keluar dengan aman jika kondisi tidak pernah terpenuhi.

integer timeout;
timeout = 0;
while (flag != 1'b1 && timeout < 1000) begin
  #1;
  timeout = timeout + 1;
end
if (timeout == 1000)
  $display("Error: flag never asserted");

6.2 Ekspresi Kondisi yang Salah

• Periksa apakah ada tanda kurung yang hilang atau kesalahan operator.
• Gunakan pernyataan $display untuk mengonfirmasi nilai variabel selama simulasi.

6.3 Kondisi Race dan Progresi yang Tidak Diinginkan

• Definisikan dengan jelas hubungan antara tepi sinyal (posedge/negedge) dan kondisi wait.
• Untuk logika kritis, pertimbangkan menggunakan kontrol peristiwa atau delay secara kombinasi.

6.4 Tips Debugging

• Gunakan $display Cetak status variabel dan timestamp sebelum dan sesudah pernyataan wait untuk melacak kemajuan.
• Konfirmasi kepuasan kondisi Catat ketika wait selesai untuk memverifikasi saat kondisi terpenuhi.
• Mulai kecil Validasi kasus sederhana sebelum beralih ke kondisi multi-sinyal yang kompleks.

7. Teknik untuk Meningkatkan Efisiensi Simulasi

7.1 Menggunakan wait vs. #delay

• pernyataan wait : Menunggu sampai kondisi tertentu terpenuhi (nilai atau status sinyal). Example: wait (ready == 1'b1);
• pernyataan #delay : Menunda eksekusi selama waktu tetap. Example: #10; // Wait for 10 time units

7.2 Cara Praktis untuk Mempercepat Simulasi

• Hindari loop yang tidak perlu atau wait yang berulang Pastikan kondisi dapat dicapai dan hindari wait yang tak terbatas atau duplikat.
• Gunakan flag untuk sinkronisasi yang efisien Perkenalkan sinyal flag untuk menyederhanakan kontrol peristiwa dan mengurangi pemeriksaan kondisi yang kompleks.

wait (done_flag == 1'b1);

7.3 Menggunakan finish_flag dan Timeout

wait (finish_flag == 1'b1);
$finish;

7.4 Menggabungkan wait dengan Kontrol Peristiwa

fork
  wait (signal_a == 1'b1);
  wait (signal_b == 1'b1);
join

8. Perbandingan dengan SystemVerilog dan Bahasa Lain

8.1 Ekstensi wait di SystemVerilog

• wait fork/join Menunggu hingga semua proses paralel selesai. Contoh: fork ... // parallel tasks ... join wait fork;
• wait order Memungkinkan menunggu beberapa kondisi dalam urutan tertentu (dukungan alat bervariasi).
• Integrasi dengan event dan semaphore SystemVerilog mendukung event dan semaphore yang didefinisikan pengguna untuk sinkronisasi lanjutan.

8.2 Perbedaan antara Verilog dan VHDL

• VHDL wait : Menawarkan varian seperti wait until (condition); dan wait for time;, menjadikannya sangat fleksibel. Contoh: wait until clk = '1'; wait for 100 ns;
• Verilog wait : Terbatas pada wait (condition);, berfokus terutama pada menunggu keadaan sinyal. Untuk penundaan waktu, harus menggunakan #delay atau kontrol event ( @ ).

8.3 Perbandingan dengan Konstruk Kontrol Lain

9. Memahami Pernyataan wait dengan Diagram dan Gelombang

9.1 Contoh Operasi Dasar

initial begin
  wait (reset_n == 1'b1);
  // Continue with subsequent logic
end

Time     | 0 | 10 | 20 | 30 | 40 | 50 | ...
reset_n   0    0    1    1    1    1
   <---wait---> |---→ Continue after reset release

9.2 Mendeteksi Asertasi Sinyal

always begin
  wait (data_valid == 1'b1);
  // Process data
end

Time         | 0 | 10 | 20 | 30 | 40 | 50 | ...
data_valid     0    0    0    1    0    1
                  <---wait---> |--- Process begins

9.3 Menunggu Beberapa Kondisi

wait ((ready == 1'b1) && (start == 1'b1));

Time    | ... | 40 | 50 | 60 | 70 | ...
ready         0    1    1    1
start         0    0    1    1
  <----wait-----> | Processing begins when both are high

9.4 Transisi Status dalam Testbench

10. Pertanyaan yang Sering Diajukan (FAQ)

11. Ringkasan dan Sumber Daya Terkait

11.1 Ringkasan Poin Penting

• Pernyataan wait menghentikan eksekusi sampai suatu kondisi menjadi benar — fitur penting untuk kontrol waktu pada simulasi dan testbench.
• Sintaks dasar: wait (condition); Mendukung baik kondisi logika sederhana maupun kompleks.
• Kasus penggunaan utama: menunggu pelepasan reset, transisi sinyal, penyelesaian transfer data, atau protokol handshake.
• Konstruk hanya untuk simulasi: tidak dapat disintesis untuk desain RTL FPGA/ASIC.
• Hindari wait tak berujung dengan menambahkan timeout dan pesan debug untuk eksekusi testbench yang aman.
• SystemVerilog dan VHDL menawarkan konstruk wait yang diperluas atau alternatif, berguna untuk alur verifikasi yang lebih fleksibel.