Pernyataan if-else Verilog Dijelaskan: Sintaks, Contoh, dan Praktik Terbaik

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

pernyataan if-else dalam Verilog?

• Percabangan kondisional dalam sirkuit kombinasi
• Mengendalikan sirkuit sekuensial (misalnya, flip-flop)
• Kontrol sinyal dinamis (misalnya, multiplexer atau operasi kondisional)

1-2. Masalah yang disebabkan oleh penggunaan if-else yang tidak tepat

1. Latch yang tidak diinginkan terbentuk

• Jika tidak semua kondisi didefinisikan secara eksplisit dalam cabang‑cabangnya, alat sintesis dapat menghasilkan latch (elemen memori).
• Hal ini dapat menyebabkan perilaku penyimpanan yang tidak diharapkan dan mencegah sirkuit berfungsi sebagaimana mestinya.

2. Hasil simulasi berbeda dengan hasil sintesis

• Meskipun simulasi berjalan sesuai harapan, perilaku dapat berubah saat diimplementasikan pada FPGA atau ASIC.
• Hal ini terjadi karena gaya penulisan if-else tertentu dapat membuat alat sintesis melakukan optimasi yang tidak tepat.

3. Keterbacaan kode berkurang

• Pernyataan if-else yang bersarang dalam sangat dalam membuat kode sulit dib dan dipelihara.
• Dalam banyak kasus, menggunakan pernyataan case dapat membuat kode menjadi lebih jelas.

1-3. Tujuan artikel ini

• Cara yang benar menggunakan pernyataan if-else
• Bagaimana menulis kode Verilog yang menghindari latch yang tidak diinginkan
• Kapan menggunakan if-else vs. case
• Praktik terbaik untuk desain Verilog

2. Sintaks Dasar Pernyataan if-else Verilog

2-1. Cara menulis pernyataan if-else

always_comb begin
    if (condition) 
        statement1;
    else 
        statement2;
end

always_comb begin
    if (condition1) 
        statement1;
    else if (condition2) 
        statement2;
    else 
        statement3;
end

2-2. Contoh kode dasar untuk pernyataan if-else

module if_else_example(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• Ketika a bernilai 1, y mengeluarkan nilai yang sama dengan b.
• Ketika a bernilai 0, y mengeluarkan nilai terbalik dari b.

2-3. Cara kerja pernyataan if-else

1. Sirkuit kombinasi (menggunakan always_comb)

• Output berubah segera berdasarkan sinyal input.
• Tidak ada latch yang dihasilkan, yang membantu menghindari perilaku yang tidak diinginkan.
• Disarankan menggunakan always_comb alih-alih always @(*) .

1. Rangkaian sekuensial (menggunakan always_ff)

• Data diperbarui sinkron dengan sinyal clock.
• Digunakan untuk perilaku seperti D flip-flop .

2-4. If-else pada rangkaian kombinatorial

module combination_logic(input logic a, b, output logic y);
    always_comb begin
        if (a == 1'b1) 
            y = b;
        else 
            y = ~b;
    end
endmodule

• Ketika a == 1 : y = b
• Ketika a == 0 : y = ~b

• Menggunakan always_comb memastikan tidak ada latch yang dihasilkan.
• Anda harus menetapkan nilai untuk semua kondisi (jika Anda mengangkan else, latch dapat terinferensi).

2-5. If-else pada rangkaian sekuensial

module d_flipflop(input logic clk, reset, d, output logic q);
    always_ff @(posedge clk or posedge reset) begin
        if (reset) 
            q <= 1'b0;
        else 
            q <= d;
    end
endmodule

• Ketika reset bernilai 1, output q direset ke 0.
• Ketika reset bernilai 0 dan tepi naik clk terjadi, d disimpan di q.

• Untuk rangkaian sekuensial, gunakan always_ff (bukan always @(*)).
• Gunakan <= (penugasan non-blocking) untuk menghindari kondisi race yang tidak diinginkan.

2-6. Kasus penggunaan praktis pernyataan if-else

1. Kontrol LED

• Nyalakan/matikan LED tergantung pada keadaan saklar.

1. ALU (Arithmetic Logic Unit)

• Mengontrol operasi seperti penjumlahan, pengurangan, dan operasi logika.

1. Transisi status

• Merancang mesin status hingga (finite state machines) (dijelaskan secara detail pada bagian berikutnya).

Ringkasan

• Pernyataan if-else digunakan dalam Verilog untuk mengimplementasikan percabangan kondisional.
• Pernyataan tersebut harus dengan tepat pada rangkaian kombinatorial (always_comb) dan rangkaian sekuensial (always_ff).
• Jika semua kondisi tidak ditetapkan secara eksplisit, latch yang tidak diinginkan dapat dihasilkan.
• Dalam desain rangkaian nyata, if-else sering digunakan untuk mengontrol status.

3. Aplikasi pernyataan if-else

3-1. Mer rangkaian kombinatorial

Contoh 1: Adder 4-bit

module adder(
    input logic [3:0] a, b,
    input logic cin,
    output logic [3:0] sum,
    output logic cout
);
    always_comb begin
        if (cin == 1'b0)
            {cout, sum} = a + b; // no carry
        else
            {cout, sum} = a + b + 1; // with carry
    end
endmodule

Penjelasan

• Jika cin bernilai 0, maka melakukan a + b.
• Jika cin bernilai 1, maka melakukan a + b + 1 (termasuk carry).
• Menggunakan always_comb memastikan ini adalah rangkaian kombinatorial tanpa inferensi latch.

3-2. Menggunakan if-else pada rangkaian sekuensial (register)

Contoh 2: D flip-flop

module d_flipflop(
    input logic clk, reset, d,
    output logic q
);
    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            q <= 1'b0; // reset output to 0
        else
            q <= d;    // store d on clock edge
    end
endmodule

Penjelasan

• Jika reset bernilai 1, q direset menjadi 0.
• Pada tepi naik clk, d disimpan ke q.
• Menggunakan always_ff membuatnya berperilaku sebagai register flip-flop.

3-3. Menggunakan pernyataan if-else dalam transisi keadaan (FSM)

Contoh 3: Rangkaian transisi keadaan sederhana

module fsm_toggle(
    input logic clk, reset, btn,
    output logic led_state
);
    typedef enum logic {OFF, ON} state_t;
    state_t state, next_state;

    always_ff @(posedge clk or posedge reset) begin
        if (reset)
            state <= OFF; // initial state
        else
            state <= next_state;
    end

    always_comb begin
        case (state)
            OFF: if (btn) next_state = ON;
                 else next_state = OFF;
            ON:  if (btn) next_state = OFF;
                 else next_state = ON;
            default: next_state = OFF;
        endcase
    end

    assign led_state = (state == ON);
endmodule

Penjelasan

• Variabel state menyimpan status LED (ON atau OFF).
• Ketika reset bernilai 1, LED OFF (keadaan awal).
• Ketika btn ditekan, LED men-toggle antara ON ⇔ OFF.
• Menggunakan pernyataan case untuk transisi keadaan meningkatkan keterbacaan.

3-4. Teknik lanjutan untuk pernyataan if-else

① Hindari nesting dalam if-else yang terlalu dalam

always_comb begin
    if (a == 1) begin
        if (b == 1) begin
            if (c == 1) begin
                y = 1;
            end else begin
                y = 0;
            end
        end else begin
            y = 0;
        end
    end else begin
        y = 0;
    end
end

always_comb begin
    case ({a, b, c})
        3'b111: y = 1;
        default: y = 0;
    endcase
end

• Dengan mengekspresikan kondisi sebagai vektor bit dan menggunakan pernyataan case, nesting berkurang dan keterbacaan meningkat.

Ringkasan

• Pernyataan if-else dapat digunakan baik pada sirkuit kombinatorial maupun berurutan.
• Gunakan always_comb untuk logika kombinatorial dan always_ff untuk logika berurutan.
• FSM (Finite State Machines) sering menggabungkan pernyataan if-else dan case untuk mengelola keadaan.
• Hindari nesting yang dalam pada if-else dengan memanfaatkan pernyataan case atau kondisi vektor bit.

4. Perbedaan Antara Pernyataan if-else case

4-1. Apa itu pernyataan case?

Sintaks dasar case

always_comb begin
    case (condition_variable)
        value1: statement1;
        value2: statement2;
        value3: statement3;
        default: statement4; // if none match
    endcase
end

Contoh kode case

module case_example(input logic [1:0] sel, input logic a, b, c, d, output logic y);
    always_comb begin
        case (sel)
            2'b00: y = a;
            2'b01: y = b;
            2'b10: y = c;
            2'b11: y = d;
            default: y = 0; // fallback
        endcase
    end
endmodule

Penjelasan

• Bergantung pada nilai sel, y akan diberikan a, b, c, atau d.
• Saat melakukan percabangan berdasarkan banyak nilai tetap, menggunakan case membuat kode lebih ringkas.
• Menyertakan default mencegah perilaku tak terdefinisi ketika nilai yang tidak diharapkan muncul.

4-2. Perbedaan utama antara if-else dan case

4-3. Kapan menggunakan if-else vs. case

① Kapan menggunakan if-else

always_comb begin
    if (value >= 10 && value <= 20)
        output_signal = 1;
    else
        output_signal = 0;
end

• if-else lebih baik saat menangani rentang (misalnya, 10~20).
• case tidak dapat langsung menangani kondisi rentang.

always_comb begin
    if (x == 1)
        y = 10;
    else if (x == 2)
        y = 20;
    else if (x == 3)
        y = 30;
    else
        y = 40;
end

• if-else paling tepat ketika kondisi yang lebih tinggi harus mengesampingkan yang lebih rendah.
• Berguna untuk logika prioritas.

② Kapan menggunakan case

always_comb begin
    case (state)
        2'b00: next_state = 2'b01;
        2'b01: next_state = 2'b10;
        2'b10: next_state = 2'b00;
        default: next_state = 2'b00;
    endcase
end

• case adalah standar untuk transisi status FSM.

always_comb begin
    case (opcode)
        4'b0000: instruction = ADD;
        4'b0001: instruction = SUB;
        4'b0010: instruction = AND;
        4'b0011: instruction = OR;
        default: instruction = NOP;
    endcase
end

• Untuk decoder instruksi dengan banyak nilai, case memberikan keterbacaan yang jauh lebih tinggi.

Ringkasan

5 Praktik Terbaik untuk Pernyataan if-else Verilog

5-1. Cara mencegah inferensi latch

① Contoh buruk (menyebabkan inferensi latch)

always_comb begin
    if (a == 1'b1)
        y = b; // when a == 0, y holds its previous value
end

Mengapa ini menghasilkan latch?

• Jika a == 1'b1, maka y = b.
• Jika a == 0, y tidak diberikan nilai kembali, sehingga mempertahankan nilai lama (perilaku latch).
• Penyimpanan yang tidak diinginkan ini dapat menyebabkan bug pada desain.

② Contoh benar (menghindari latch)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign y
end

③ Menggunakan penugasan default

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

5-2. Menggunakan always_comb dan always_ff

① Logika kombinatorial (always_comb)

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

• always_comb secara otomatis menentukan daftar sensitivitas ((*)), jadi Anda tidak perlu menuliskannya secara manual.
• Ini membuat maksud desain Anda lebih jelas dan membantu alat melakukan optimasi dengan tepat.

② Logika sekvensial (always_ff)

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

• always_ff secara eksplisit menyatakan bahwa blok ini menggambarkan flip‑flop yang dipicu oleh clock.
• Dibandingkan dengan always @ (posedge clk or posedge reset), ia meningkatkan keterbacaan dan mengurangi kesalahan.

5-3. Meningkatkan keterbacaan pernyataan if‑else

① Mengurangi nesting dengan pernyataan case

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

• Menggunakan case membuat percabangan lebih bersih dan lebih mudah diikuti.
• Operator ternary (?) dapat mempersingkat ekspresi if‑else sederhana.

Ringkasan

6. Pertanyaan yang Sering Diajukan (FAQ)

Q1: Mengapa pernyataan‑else kadang menghasilkan latch di Verilog? Bagaimana cara menghindarinya?

A1: Penyebab inferensi latch

Contoh buruk (menyebabkan latch)

always_comb begin
    if (a == 1'b1)
        y = b;  // when a == 0, y retains its value
end

Cara menghindari inferensi latch

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // explicitly assign a value
end

always_comb begin
    y = 1'b0; // default assignment
    if (a == 1'b1)
        y = b;
end

Q2: Apa perbedaan antara pernyataan if‑else dan case? Kapan sebaiknya saya menggunakannya?

A Pedoman penggunaan

Q3: Apakah pernyataan if‑else memengaruhi kecepatan pemrosesan di Verilog?

A3: Kinerja tergantung pada sintesis rangkaian

• Verilog adalah bahasa deskripsi perangkat keras; kecepatan eksekusi bergantung pada struktur perangkat keras yang disintesis, bukan pada kode itu sendiri.
• Pernyataan if-else yang sangat bersarang dapat menghasilkan jalur logika yang lebih panjang dan meningkatkan penundaan propagasi.
• Namun, alat sintesis melakukan optimasi, sehingga rangkaian yang secara logika setara biasanya memiliki peraan kinerja yang minimal.

always_comb begin
    case (a)
        1: y = 10;
        2: y = 20;
        default: y = 30;
    endcase
end

Q4: Haruskah saya menggunakan = atau <= dalam penugasan if-else?

A4: Blocking (=) vs. non‑blocking (<=)

always_comb begin
    if (a == 1)
        y = b; // blocking assignment
end

always_ff @(posedge clk) begin
    if (reset)
        y <= 0; // non-blocking assignment
    else
        y <= d;
end

Q5: Bagaimana cara mengurangi kedalaman bersarang pada pernyataan if-else?

A5: Gunakan case atau operator ternary

always_comb begin
    if (mode == 2'b00) begin
        if (enable) begin
            y = a;
        end else begin
            y = b;
        end
    end else begin
        y = c;
    end
end

always_comb begin
    case (mode)
        2'b00: y = enable ? a : b;
        default: y = c;
    endcase
end

Ringkasan

7. Kesimpulan

7-1. Poin penting Verilog if-else

✅ Sintaks dasar

• if-else adalah konstruksi dasar untuk percabangan kondisional.
• Pada sirkuit kombinatorial, gunakan always_comb dan pastikan semua kondisi memberikan nilai.

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // prevent latches with default assignment
end

• Pada sirkuit sekuensial (berbasis clock), gunakan always_ff dengan penugasan non‑blocking (<=).

always_ff @(posedge clk or posedge reset) begin
    if (reset)
        q <= 1'b0;
    else
        q <= d;
end

7-2. Penggunaan yang tepat dari if-else

• Gunakan always_comb dan berikan nilai pada semua kondisi untuk menghindari inferensi latch.
• Tetapkan nilai default untuk mencegah perilaku tak terdefinisi.

• Gunakan always_ff dengan if-else untuk memperbarui status pada tepi clock.
• Gunakan <= (penugasan non‑blocking) agar simulasi dan perilaku perangkat keras tetap konsisten.

7-3. Kapan menggunakan case sebagai gantinya

7-4. Praktik terbaik

always_comb begin
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0; // always assign explicitly
end

always_comb begin // combinational
    if (a == 1'b1)
        y = b;
    else
        y = 1'b0;
end

always_ff @(posedge clk) begin // sequential
    if (reset)
        y <= 0;
    else
        y <= d;
end

always_comb begin
    case (sel)
        2'b00: y = a;
        2'b01: y = b;
        2'b10: y = c;
        default: y = d;
    endcase
end

7-5. Kesalahan umum dan perbaikan

7-6. Ringkasan akhir

7-7. Langkah selanjutnya