Menguasai Pernyataan case Verilog: Sintaks, Contoh, dan Praktik Terbaik untuk Desain Digital

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pendahuluan: Pentingnya Pernyataan case dalam Verilog

Apa peran pernyataan case?

Mengapa pernyataan case penting

1. Percabangan kondisional yang efisien Ketika banyak kondisi ditulis menggunakan pernyataan if-else, kode dapat menjadi rumit. Dengan pernyataan case, banyak cabang dapat diatur secara jelas, menghasilkan kode yang lebih bersih dan mudah dibaca.
2. Disesuaikan untuk sirkuit digital Pernyataan case Verilog dirancang dengan mempertimbangkan perilaku perangkat keras. Ketika digunakan dengan tepat, ia memungkinkan optimasi sirkuit.
3. Pencegahan kesalahan Pernyataan case memungkinkan Anda menentukan “default case” untuk mencakup semua kondisi, berfungsi sebagai perlindungan terhadap perilaku yang tidak diinginkan.

2. Sintaks Dasar: Cara Menulis Pernyataan case dalam Verilog

Sintaks dasar pernyataan case

case (expression)
    condition1: action1;
    condition2: action2;
    ...
    default: default_action;
endcase

• ekspresi : Nilai yang dievaluasi (variabel atau sinyal).
• kondisi : Aksi yang dijalankan berdasarkan nilai ekspresi.
• default : Aksi yang dijalankan ketika tidak ada kondisi yang cocok.

Contoh kode dasar: decoder 2-bit

module decoder(
    input [1:0] in,        // 2-bit input signal
    output reg [3:0] out   // 4-bit output signal
);

always @(in) begin
    case (in)
        2'b00: out = 4'b0001;  // when input is 00
        2'b01: out = 4'b0010;  // when input is 01
        2'b10: out = 4'b0100;  // when input is 10
        2'b11: out = 4'b1000;  // when input is 11
        default: out = 4'b0000; // when none of the conditions match
    endcase
end

endmodule

Penjelasan operasi

1. Sinyal output out diatur sesuai dengan nilai sinyal input in.
2. Klausa default memastikan nilai yang aman (dalam kasus ini, 4'b0000) diberikan untuk input yang tidak terduga.

Perbedaan antara case, casex, dan casez

1. case

• Mengevaluasi kondisi dengan pencocokan tepat.
• Nilai x dan z juga dipertimbangkan selama pencocokan.

2. casex

• Mengabaikan wildcard (x dan z) saat mengevaluasi kondisi.
• Kebanyakan digunakan untuk kasus uji selama simulasi.
• Catatan: Tidak disarankan untuk desain fisik, karena beberapa synthesizer dapat menghasilkan perilaku yang tidak diinginkan.

3. casez

• Mengaba nilai z (impedansi tinggi) saat mengevaluasi kondisi.
• Sering digunakan dalam logika decoder dan desain bus.

casex (input_signal)
    4'b1xx1: action = 1; // ignores x
endcase

casez (input_signal)
    4'b1zz1: action = 1; // ignores z
endcase

Kesalahan umum: Mengabaikan klausa default

3. Aplikasi Pernyataan case: Contoh Praktis dan Efisiensi Desain

Contoh 1: Unit Logika Aritmetika (ALU) 4-bit

module alu(
    input [1:0] op,        // operation selector
    input [3:0] a, b,      // operands
    output reg [3:0] result // operation result
);

always @(op, a, b) begin
    case (op)
        2'b00: result = a + b; // addition
        2'b01: result = a - b; // subtraction
        2'b10: result = a & b; // AND operation
        2'b11: result = a | b; // OR operation
        default: result = 4'b0000; // default value
    endcase
end

endmodule

Penjelasan operasi

1. Operasi yang dilakukan bergantung pada sinyal kontrol op.
2. Klausa default memastikan penanganan aman terhadap nilai tak terdefinisi.

Contoh 2: Merancang Mesin Keadaan Hingga (FSM)

module fsm(
    input clk,           // clock signal
    input reset,         // reset signal
    input start,         // start signal
    output reg done      // completion signal
);

    // State definition
    typedef enum reg [1:0] {
        IDLE = 2'b00,
        LOAD = 2'b01,
        EXECUTE = 2'b10
    } state_t;

    reg [1:0] current_state, next_state;

    // State transition logic
    always @(posedge clk or posedge reset) begin
        if (reset)
            current_state <= IDLE; // reset to IDLE
        else
            current_state <= next_state;
    end

    // Next state calculation
    always @(current_state or start) begin
        case (current_state)
            IDLE: 
                if (start)
                    next_state = LOAD;
                else
                    next_state = IDLE;
            LOAD: 
                next_state = EXECUTE;
            EXECUTE: 
                next_state = IDLE;
            default: 
                next_state = IDLE;
        endcase
    end

    // Output logic
    always @(current_state) begin
        case (current_state)
            IDLE: done = 0;
            LOAD: done = 0;
            EXECUTE: done = 1;
            default: done = 0;
        endcase
    end

endmodule

Penjelasan operasi

1. Transisi keadaan : Keadaan berikutnya ditentukan oleh keadaan saat ini (current_state) dan sinyal masukan (start). . Logika keluaran : Sinyal done dikendalikan berdasarkan keadaan saat ini.

Tips untuk meningkatkan efisiensi desain

1. Mengelola banyak keadaan

2. Menggunakan klausa default

3. Memanfaatkan simulasi secara efektif

4. Pemecahan Masalah: Poin Penting untuk Penggunaan yang Benar dari Pernyataan case

Kesalahan umum dan penyebabnya

1. Menghilangkan case default

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    2'b10: out = 4'b0100;
    2'b11: out = 4'b1000;
    // No default: risk of undefined values
endcase

default: out = 4'b0000;

2. Case duplikat

case (sel)
    2'b00: out = 4'b0001;
    2'b00: out = 4'b0010; // duplicate condition
endcase

3. Ketidaksesuaian antara simulasi dan sintesis

• Menggunakan wildcard (x) dalam casex dapat menghasilkan perilaku pas‑sintesis yang tidak terduga.

• Hindari casex dan casez bila memungkinkan; gunakan case standar sebagai gantinya.
• Fokus pada penulisan kode yang ramah sintesis.

4. Kondisi input yang tidak terdefinisi

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    // 2'b10 and 2'b11 not defined
endcase

Tips pemecahan masalah

1. Gunakan alat analisis statis

2. Buat testbench

module testbench;
    reg [1:0] sel;
    wire [3:0] out;

    decoder uut (.sel(sel), .out(out));

    initial begin
        sel = 2'b00; #10;
        sel = 2'b01; #10;
        sel = 2'b10; #10;
        sel = 2'b11; #10;
        $finish;
    end
endmodule

Pedoman desain untuk mencegah error

1. Selalu sertakan klausa default * Menjamin perilaku aman untuk input yang tidak terdefinisi.
2. Periksa cakupan kondisi * Pastikan semua kondisi input yang mungkin ditangani dalam pernyataan case.
3. Minimalkan penggunaan wildcard * Hindari casex dan casez kecuali sangat diperlukan.
4. Verifikasi baik simulasi maupun sintesis * Pastikan desain berfungsi secara konsisten pada kedua tahap tersebut.

5. Perbandingan: Menggunakan if‑else vs Pernyataan case

Perbedaan antara if‑else dan case

1. Struktur dan keterbacaan

• if‑else: Kondisi dievaluasi secara hierarkis, sehingga cocok ketika prioritas penting. Namun, keterbacaan menurun seiring bertambahnya kondisi.
• case: Kondisi dicantumkan secara datar, memudahkan pengelolaan banyak kondisi tanpa mengorbankan keterbacaan.

if (sel == 2'b00) begin
    out = 4'b0001;
end else if (sel == 2'b01) begin
    out = 4'b0010;
end else if (sel == 2'b10) begin
    out = 4'b0100;
end else begin
    out = 4'b0000; // default
end

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    2'b10: out = 4'b0100;
    default: out = 4'b0000;
endcase

2. Evaluasi Kondisi

• if-else : Kondisi dievaluasi secara berurutan dari atas ke bawah. Kecocokan pertama dijalankan, yang lain diabaikan. Berguna ketika prioritas harus eksplisit.
• **** : Semua kondisi dievaluasi secara paralel, membuatnya efisien ketika banyak kondisi didasarkan pada sinyal yang sama.

3. Dampak Perangkat Keras

• if-else : Disintesis sebagai multiplexer berlapis (MUX). Lebih banyak kondisi dapat menyebabkan penundaan yang lebih tinggi.
• case : Disintesis sebagai struktur paralel. Penundaan konstan, sering menghasilkan efisiensi sumber daya yang lebih baik.

Pedoman Memilih

Kapan Menggunakan if-else

1. Ketika kondisi memiliki prioritas eksplisit. Contoh: sinyal kontrol dengan prioritas yang ditentukan.

if (priority_high) begin
    action = ACTION_HIGH;
end else if (priority_medium) begin
    action = ACTION_MEDIUM;
end else begin
    action = ACTION_LOW;
end

2. Ketika jumlah kondisi sedikit (3–4 cabang).

Kapan Menggunakan case

1. Ketika semua kondisi bergantung pada sinyal yang sama (mis., decoder, FSM).

case (state)
    IDLE: next_state = LOAD;
    LOAD: next_state = EXECUTE;
    EXECUTE: next_state = IDLE;
endcase

2. Ketika ada banyak kondisi (5 atau lebih), case memberikan keterbacaan dan efisiensi yang lebih baik.

Perbandingan Kinerja

6. FAQ: Pertanyaan Umum tentang Pernyataan case

Q1. Apakah case default diperlukan?

case (sel)
    2'b00: out = 4'b0001;
    2'b01: out = 4'b0010;
    default: out = 4'b0000; // safe fallback
endcase

Q2. Apa perbedaan antara casex dan casez?

• casex : Mengabaikan x dan z. Berguna dalam simulasi tetapi tidak direkomendasikan untuk sintesis.
• casez : Hanya mengabaikan z. Sering digunakan dalam desain decoder dan bus.

casex (input_signal)
    4'b1xx1: action = 1; // ignore x
endcase

casez (input_signal)
    4'b1zz1: action = 1; // ignore z
endcase

Q3. Bagaimana memilih antara case dan if-else?

Q4. Pada fase desain mana pernyataan case paling efektif?

Q5. Bagaimana saya menegakkan prioritas dalam pernyataan case?

Q6. Bagaimana saya mengoptimalkan pernyataan case?

1. Cakup semua kondisi yang mungkin.
2. Selalu sertakan case default.
3. Gunakan enumerasi ( typedef enum ) untuk FSM guna meningkatkan keterbacaan.
4. Batasi penggunaan wildcard ( casex , casez ).

7. Kesimpulan dan Langkah Selanjutnya

Poin penting

• Sintaks dasar : Meningkatkan keterbacaan dan memerlukan kasus default untuk keamanan.
• Aplikasi : Berguna untuk ALU, FSM, dan decoder.
• Pemecahan masalah : Hindari mengabaikan default, minimalkan penggunaan casex / casez.
• Perbandingan : Gunakan if-else untuk logika prioritas, case untuk banyak kondisi datar.

Langkah selanjutnya untuk belajar dan merancang

1. Studi mendalam Verilog

• Desain FSM lanjutan.
• Menulis kode HDL yang ramah sintesis.
• Menjelajahi konstruksi kondisional lain (if-else, operator ternary).

2. Proyek praktis

• Proyek kecil : Decoder sederhana, pembagi jam.
• Proyek menengah : FSM mesin penjual otomatis, optimasi ALU sederhana.
• Proyek besar : Sistem real-time berbasis FPGA, unit komunikasi multiprosesor.

3. Simulasi dan verifikasi

4. Praktik terbaik HDL

• Prioritaskan keterbacaan dengan komentar.
• Hindari kondisi yang berulang dan pastikan desain sirkuit yang efisien.
• Gunakan testbench untuk validasi menyeluruh.