Design Logic Online

Menguasai Pernyataan case Verilog: Sintaks, Contoh, dan Praktik Terbaik

Struktur kontrol dan percabangan kondisi
佐川 直弘 | Naohiro Sagawa
By 佐川 直弘 | Naohiro Sagawa (運営者)
※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。
目次

1. Pendahuluan

Verilog adalah salah satu Bahasa Deskripsi Perangkat Keras (HDL) yang banyak digunakan untuk desain rangkaian digital. Di antara fiturnya, pernyataan case merupakan konstruksi penting untuk menjelaskan percabangan kondisional secara efisien. Pernyataan ini sangat umum dalam desain mesin keadaan (FSM) dan multiplexer. Dalam artikel ini, kita akan membahas dasar‑dasar, penggunaan lanjutan, dan praktik terbaik untuk pernyataan case di Verilog. Dengan contoh kode praktis yang dijelaskan langkah demi langkah, bahkan pemula pun dapat mengikutinya dengan mudah, jadi pastikan membaca sampai akhir.

2. Sintaks Dasar Pernyataan case Verilog

Apa itu Pernyataan case?

Pernyataan case Verilog adalah sebuah konstruksi yang mengeksek operasi berbeda berdasarkan kondisi (selector) yang diberikan. Cara kerjanya mirip dengan pernyataan switch-case di C, namun dengan beberapa perbedaan penting. Sintaks dasarnya adalah sebagai berikut:
case (expression)
    condition1: statement1;
    condition2: statement2;
    condition3: statement3;
    default: statement4;  // Executes if no condition matches
endcase

Penggunaan Dasar case

Contoh berikut menunjukkan pernyataan case sederhana yang memberikan sinyal berbeda ke out tergantung pada masukan 2‑bit sel:
module case_example(input [1:0] sel, output reg [3:0] out);
    always @(*) begin
        case (sel)
            2'b00: out = 4'b0001;
            2'b01: out = 4'b0010;
            2'b10: out = 4'b0100;
            2'b11: out = 4'b1000;
            default: out = 4'b0000;  // Default value for safety
        endcase
    end
endmodule
Di sini, out mengambil nilai yang berbeda tergantung pada sel. Dengan menyertakan kasus default, masukan yang tidak terduga ditangani secara aman.

Perbedaan Antara case, casex, dan casez

Verilog menyediakan bentuk case yang diperluas: casex dan casez. Kedua bentuk ini berfungsi seperti wildcard, memungkinkan beberapa bit diabaikan.
SintaksKarakteristik
caseMembutuhkan kecocokan tepat (perilaku default)
casexMengabaikan nilai X (tidak diketahui) dan Z (impedansi tinggi)
casezMengabaikan hanya nilai Z
Contoh penggunaan casez:
casez (sel)
    2'b1?: out = 4'b1111; // Matches if the MSB is 1
    2'b01: out = 4'b0001;
    default: out = 4'b0000;
endcase
Di sini, 1? berarti selama bit paling signifikan adalah 1, maka cocok terlepas dari nilai bit yang lebih rendah.

3. Contoh Praktis case

Percabangan Kondisional Dasar

Contoh berikut menunjukkan decoder CPU sederhana yang mengeksekusi operasi berbeda tergantung pada nilai opcode 8‑bit:
module decoder(input [7:0] opcode, output reg [3:0] control_signal);
    always @(*) begin
        case (opcode)
            8'h00: control_signal = 4'b0001; // NOP
            8'h01: control_signal = 4'b0010; // ADD
            8'h02: control_signal = 4'b0100; // SUB
            default: control_signal = 4'b0000; // Undefined instruction
        endcase
    end
endmodule

Menggunakan case dalam Mesin Keadaan

Pernyataan case banyak dipakai dalam FSM (Finite State Machines):
typedef enum reg [1:0] {IDLE, RUN, STOP} state_t;
state_t current_state, next_state;

always @(posedge clk) begin
    if (reset)
        current_state <= IDLE;
    else
        current_state <= next_state;
end

always @(*) begin
    case (current_state)
        IDLE: next_state = RUN;
        RUN:  next_state = STOP;
        STOP: next_state = IDLE;
        default: next_state = IDLE;
    endcase
end
Ini mengimplementasikan FSM dengan 3 keadaan. Untuk rangkaian yang memerlukan manajemen keadaan, case membuat logika jauh lebih jelas.

4. Praktik Terbaik dan Peringatan

Saat menggunakan pernyataan case di Verilog, perhatikan poin‑poin berikut:

1. Selalu Sertakan Kasus default

Hal ini penting untuk mencakup semua kemungkinan masukan. Pada sintesis FPGA atau ASIC, menghilangkan default dapat menyebabkan pembuatan latch yang tidak diinginkan.

2. Gunakan casex dan casez dengan Hati-hati

Konstruksi ini dapat mencocokkan sinyal yang tidak diinginkan. Selalu lakukan simulasi secara menyeluruh saat menggunakannya.
casez (sel)
    2'b1?: out = 4'b1111; // Matches if MSB = 1
    2'b01: out = 4'b0001;
    default: out = 4'b0000;
endcase

3. Jangan Terlalu Sering Menggunakan case

Untuk cabang kondisional kecil, if-else dapat lebih intuitif dan mudah dibaca. Gunakan case terutama ketika ada banyak opsi yang harus ditangani.

5. Kesimpulan

Dalam artikel ini, kami membahas hal-hal berikut tentang pernyataan case Verilog: ✅ Sintaks dasar dan perilaku ✅ Perbedaan antara case, casex, dan casez ✅ Penggunaan praktis (cabang kondisional, FSM) ✅ Peringatan penting dan praktik terbaik Dengan menggunakan pernyataan case secara tepat di Verilog, Anda dapat meningkatkan keterbacaan dan mencegah kesalahan desain. Terapkan konsep ini dalam desain Anda di masa mendatang!

Apa yang Harus Dipelajari Selanjutnya di Verilog

Setelah Anda memahami pernyataan case, langkah selanjutnya adalah mempelajari blok always dan perbedaan antara rangkaian kombinatorial dan sekvensial untuk mendapatkan wawasan yang lebih mendalam tentang desain Verilog.