Menguasai Blok Always pada Verilog: Sintaks, Blocking vs Non-Blocking, serta Ekstensi SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pendahuluan

Apa peran blok always dalam Verilog?

Mengapa kita memerlukan blok always?

• Logika kombinatorial : output berubah segera ketika input berubah
• Logika sekuensial : output berubah sinkron dengan sinyal clock atau peristiwa timing

Pola umum blok always

• always @(*) → Digunakan untuk logika kombinatorial
• alwaysposedge clk) → Logika sekuensial yang dipicu pada tepi naik clock
• always @(posedge clk or negedge rst) → Logika sekuensial dengan reset asinkron atau kontrol yang lebih kompleks

Tujuan artikel ini

• Pelajari cara menulis blok always yang benar
• Pahami mengapa kesalahan sintesis terjadi
• Klarifikasi perbedaan antara = dan <=
• Hindari kesalahan pemula yang umum

2. Sintaks Dasar dan Jenis Blok always

Sintaks dasar blok always

always @(sensitivity list)
begin
  // statements
end

Menggunakan always @(*) untuk logika kombinatorial

always @(*) begin
  if (a == 1'b1)
    y = b;
  else
    y = c;
end

Keuntungan menggunakan @(*)

• Secara otomatis menyertakan semua sinyal yang direferens dalam daftar sensitivitas
• Mencegah ketidaksesuaian antara hasil simulasi dan sintesis

Menggunakan always @(posedge clk) untuk logika sekuensial

always @(posedge clk) begin
  q <= d;
end

posedge vs negedge

• posedge : dipicu pada tepi naik
• negedge : dipicu pada tepi turun

always @(posedge clk or negedge rst) dengan reset asinkron

always @(posedge clk or negedge rst) begin
  if (!rst)
    q <= 1'b0;
  else
    q <= d;
end

Dengan deskripsi ini, q langsung di‑reset ketika rst rendah, jika tidak ia menangkap d pada tepi clock.

Logika Kombinatorial vs Sekuensial

3. Jenis Penugasan dalam Blok always

Dua operator penugasan dalam Verilog

• = : Penugasan blocking
• <= : Penugasan non-blocking

Penugasan blocking (=)

always @(*) begin
  a = b;
  c = a;
end

Kasus penggunaan umum Struktur kontrol ( if , case ) dalam logika kombinasi*

• Logika yang tidak memerlukan penyimpanan status

Penugasan non-blocking (<=)

always @(posedge clk) begin
  a <= b;
  c <= a;
end

Kasus penggunaan umum

• Logika berurutan (register, flip-flop)
• Propagasi status yang akurat di antara banyak sinyal

Perbandingan Penugasan Blocking vs Non-blocking

Apa yang terjadi jika Anda mencampurnya?

always @(posedge clk) begin
  a = b;
  a <= c;
end

Pedoman penggunaan

• Gunakan = di dalam blok always @(*) (kombinasi)
• Gunakan <= di dalam blok always @(posedge clk) (berurutan)

4. Kesalahan Umum dan Praktik Terbaik dengan Blok always

Kesalahan pada daftar sensitivitas

Daftar sensitivitas yang salah dapat menyebabkan bug tersembunyi

always @(a) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Solusi: gunakan @(*)

always @(*) begin
  if (b)
    y = 1'b1;
  else
    y = 1'b0;
end

Generasi latch yang tidak diinginkan

Cabang if/case yang hilang menghasilkan latch

always @(*) begin
  if (enable)
    y = d; // y is undefined when enable == 0
end

Solusi: selalu menugaskan nilai

always @(*) begin
  if (enable)
    y = d;
  else
    y = 1'b0; // y is always defined
end

Kondisional yang terlalu kompleks

Kesalahan umum: tidak ada default dalam pernyataan case

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    // 2'b11 not handled → y may be undefined
  endcase
end

Solusi: tambahkan klausa default

always @(*) begin
  case(sel)
    2'b00: y = a;
    2'b01: y = b;
    2'b10: y = c;
    default: y = 1'b0; // safety net
  endcase
end

Mengendalikan beberapa sinyal dalam satu blok

Ringkasan jebakan umum

5. Ekstensi always dalam SystemVerilog

always_comb: untuk logika kombinatorial

Ikhtisar

always_comb begin
  y = a & b;
end

Manfaat utama

• Secara otomatis menghasilkan daftar sensitivitas
• Alat memperingatkan ketika latch yang tidak diinginkan terinferensi
• Mencegah konflik dengan variabel yang telah didefinisikan sebelumnya

Contoh (Verilog vs SystemVerilog)

// Verilog
always @(*) begin
  y = a | b;
end

// SystemVerilog
always_comb begin
  y = a | b;
end

always_ff: untuk logika sekuensial (flip-flop)

Ikhtisar

always_ff @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

Manfaat utama

• Hanya mengizinkan penugasan non-blocking ( <= )
• Alat memeriksa kebenaran daftar sensitivitas
• Keterbacaan kode meningkat karena jelas bersifat sekuensial

always_latch: untuk logika berbasis latch

Ikhtisar

always_latch begin
  if (enable)
    q = d;
end

Hal yang perlu dicatat

• Jika beberapa cabang melewatkan penugasan, latch secara eksplisit dibuat
• Gunakan hanya ketika latch memang diperlukan### Ringkasan penggunaan SystemVerilog

SystemVerilog menjadi standar

6. FAQ: Pertanyaan Umum tentang Blok always

Q1. Haruskah saya menggunakan if case di dalam blok always?

• Untuk 2–3 kondisi sederhana → if lebih mudah dibaca
• Untuk banyak keadaan yang berbeda → case lebih jelas dan mengekspresikan maksud dengan lebih baik

Q2. Apa yang terjadi jika saya melewatkan sinyal dalam daftar sensitivitas?

Q3. Mengapa latch yang tidak diinginkan muncul dalam desain saya?

Contoh buruk:

always @(*) begin
  if (en)
    y = d; // y is held when en == 0
end

Solusi:

always @(*) begin
  if (en)
    y = d;
  else
    y = 1'b0; // always assigned
end

Q4. Bisakah saya mencampur = dan <= dalam blok yang sama?

• Logika kombinatorial → gunakan = (blocking)
• Logika sekvensial → gunakan <= (non‑blocking)

Aturan praktis:

Q5. Apa perbedaan antara always_ff dan always @(posedge clk)?

Q6. Apakah boleh mengendalikan beberapa sinyal dalam satu blok always?

• Setiap output berperilaku secara independen
• Anda mencampur logika sinkron dan asinkron

Q7. Apa yang terjadi jika saya menggunakan <= dalam logika kombinatorial?

7. Kesimpulan

Blok always adalah fondasi desain Verilog

Poin-poin penting

• Perbedaan dan penggunaan always @(*) vs always @(posedge clk)
• Perbedaan antara penugasan = (blocking) dan <= (non‑blocking)
• Cara menghindari kesalahan umum seperti pembuatan latch dan daftar sensitivitas yang tidak lengkap
• Ekstensi SystemVerilog (always_comb, always_ff, always_latch) untuk desain yang lebih aman
• Jawaban praktis untuk pertanyaan umum dunia nyata (FAQ)

Presisi menentukan kualitas

Langkah selanjutnya: maju ke desain tingkat tinggi

• Desain Finite State Machine (FSM)
• Arsitektur pipelining dan streaming
• Pengembangan IP core dan implementasi FPGA

Pemikiran akhir untuk perancang perangkat keras