Pengantar Verilog: Dasar-dasar, Sintaks, Contoh Desain, dan Sumber Belajar untuk Pemula

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Apa Itu Verilog? Gambaran Umum dan Kasus Penggunaan

Definisi Dasar Verilog

Verilog adalah salah satu bahasa deskripsi perangkat keras (HDL) yang digunakan untuk merancang sirkuit digital. Sementara bahasa pemrograman perangkat lunak menggambarkan program komputer, Verilog digunakan untuk menggambarkan perilaku sirkuit dan sistem digital. Dengan menggunakan bahasa ini, Anda dapat menyederhanakan desain sirkuit yang kompleks dan melakukan simulasi serta sintesis (konversi ke sirkuit yang dapat diproduksi) secara efisien. Verilog dikembangkan pada tahun 1984 dan distandarisasi oleh IEEE (Institute of Electrical and Electronics Engineers) pada tahun 1995. Sejak itu, ia terus berkembang dan sekarang banyak digunakan untuk desain FPGA (Field-Programmable Gate Array) dan ASIC (Application-Specific Integrated Circuit).

Peran Verilog dalam Desain Sirkuit Digital

Desain sirkuit digital adalah proses membangun sistem yang memproses informasi menggunakan sinyal listrik. Contohnya termasuk prosesor dan memori di dalam smartphone dan komputer. Verilog berfungsi sebagai alat yang efisien untuk merancang sistem digital seperti itu. Secara khusus, ia digunakan dalam skenario seperti:

• Desain FPGA : FPGA adalah perangkat yang sangat fleksibel. Verilog memungkinkan insinyur untuk mendefinisikan fungsionalitas FPGA secara bebas dan memprogram ulang perangkat sesuai kebutuhan.
• Desain ASIC : ASIC adalah sirkuit terintegrasi khusus untuk aplikasi tertentu. Verilog memungkinkan desain IC khusus.
• Simulasi : Sirkuit yang digambarkan dalam Verilog dapat disimulasikan dalam perangkat lunak untuk memverifikasi perilaku sebelumnya, memungkinkan deteksi dan koreksi kesalahan desain secara dini.

Apa yang Akan Anda Pelajari dalam Artikel Ini

Artikel ini memberikan penjelasan langkah demi langkah untuk pemula yang belajar Verilog untuk pertama kalinya atau mereka yang meninjau dasar-dasar. Topik meliputi:

1. Sintaks dasar dan konsep dasar Verilog
2. Contoh desain praktis dan teknik debugging
3. Sumber daya yang bermanfaat dan rekomendasi alat

Pembaca target meliputi:

• Pemula yang ingin belajar Verilog atau HDL
• Insinyur yang memulai desain FPGA atau ASIC
• Desainer atau mahasiswa yang meninjau pengetahuan dasar

2. Sintaks Dasar dan Konsep Verilog

Sintaks dan Struktur Verilog

Mendefinisikan dan Menggunakan Modul

Dalam Verilog, unit paling mendasar adalah “module.” Modul mewakili komponen sirkuit dan berisi deskripsi input, output, dan struktur internal. Berikut adalah contoh modul sederhana:

module AND_gate (
    input wire a, // input a
    input wire b, // input b
    output wire y // output y
);
    assign y = a & b; // AND operation
endmodule

Kode ini melakukan operasi AND pada dua input (a dan b) dan mengeluarkan hasilnya ke y. Modul didefinisikan menggunakan kata kunci module dan diakhiri dengan endmodule.

Memilih Tipe Data (wire vs. reg)

Verilog menggunakan dua tipe data utama:

• wire : Mewakili kawat fisik. Digunakan untuk menghubungkan sinyal.
• reg : Mewakili register. Digunakan untuk menyimpan nilai berdasarkan peristiwa jam.

Contoh:

module Example (
    input wire clk,    // clock input
    input wire rst,    // reset input
    input wire a,      // input a
    output reg y       // output y
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            y <= 0;    // output = 0 on reset
        else
            y <= a;    // assign input a to output y on clock edge
    end
endmodule

Di sini, y perlu menyimpan nilai, sehingga tipe reg digunakan dalam blok always.

Struktur Kontrol (if, case) dan Catatan Simulasi

Menggunakan Pernyataan if

Verilog menggunakan if untuk percabangan kondisional:

always @(posedge clk) begin
    if (a == 1'b1)
        y <= 1'b0;  // set y = 0 when a is 1
    else
        y <= 1'b1;  // otherwise set y = 1
end

Menggunakan Pernyataan case

Untuk kondisi multi-cabang:

always @(state) begin
    case (state)
        2'b00: y = 1'b0;
        2'b01: y = 1'b1;
        2'b10: y = 1'b0;
        2'b11: y = 1'b1;
        default: y = 1'bx; // unknown state
    endcase
end

Konsep Esensial untuk Pemula

Penugasan Blocking vs. Non-Blocking

Verilog menawarkan dua jenis penugasan:

• Blocking (=) : Dieksekusi secara berurutan.
• Non-blocking (<=) : Dieksekusi secara bersamaan.

Contoh:

always @(posedge clk) begin
    a = b;     // blocking
    c <= d;    // non-blocking
end

Berpikir secara Paralel

Verilog mendukung eksekusi paralel:

always @(posedge clk) begin
    a <= b + 1;
end

always @(posedge clk) begin
    c <= d - 1;
end

Perbedaan antara Simulasi dan Sintesis

• Simulasi : Memverifikasi perilaku dalam perangkat lunak.
• Sintesis : Mengubah desain menjadi perangkat keras.

Beberapa konstruk seperti initial hanya untuk simulasi.

3. Fitur Utama Verilog

Kekuatan dan Perbandingan dengan HDL Lain

Kekuatan Verilog

1. Sintaks sederhana

• Verilog mirip dengan C, sehingga mudah dipelajari oleh programmer.
• Elemen dasarnya—modul, tipe data, operator—sangat intuitif.

1. Dukungan luas

• Standar dalam alat FPGA/ASIC seperti Vivado dan ModelSim.
• Komunitas belajar yang besar serta banyak sumber daya.

1. Metodologi desain yang fleksibel

• Mendukung desain RTL dan lainnya.

Membandingkan Verilog, VHDL, dan SystemVerilog

• Perbedaan dengan VHDL : VHDL menekankan sintaks yang ketat, sementara Verilog mengutamakan ekspresi yang ringkas.
• Perbedaan dengan SystemVerilog : SystemVerilog menambahkan fitur berorientasi objek dan kemampuan verifikasi lanjutan.

Kasus Penggunaan Praktis Verilog

Peran Verilog dalam Desain FPGA

FPGA adalah sirkuit terintegrasi yang dapat diprogram, memungkinkan konfigurasi perangkat keras yang fleksibel. Verilog memungkinkan desain logika digital yang kompleks secara efisien. Peran kunci meliputi:

1. Prototyping

• Digunakan untuk memverifikasi perilaku rangkaian pada tahap awal pengembangan produk.
• Prototyping cepat dengan adaptasi mudah terhadap perubahan spesifikasi.

1. Verifikasi Perilaku

• Simulasi dengan Verilog membantu mengidentifikasi masalah desain sejak dini.
• Alat seperti ModelSim memungkinkan insinyur membuat testbench dan mengamati perilaku sistem.

Alur Dasar Simulasi Rangkaian

Langkah-langkah umum untuk simulasi berbasis Verilog adalah:

1. Deskripsikan rangkaian

• Implementasikan rangkaian target menggunakan Verilog.

1. Buat testbench

• Testbench mendefinisikan lingkungan untuk memverifikasi perilaku rangkaian.
• Contoh:

  module Testbench;
      reg a, b;
      wire y;
  
      // Instantiate the module under test
      AND_gate uut (
          .a(a),
          .b(b),
          .y(y)
      );
  
      initial begin
          // Apply test patterns
          a = 0; b = 0;
          #10; a = 0; b = 1;
          #10; a = 1; b = 0;
          #10; a = 1; b = 1;
          #10;
      end
  endmodule
  

3. Jalankan simulasi

• Eksekusi testbench di simulator dan verifikasi perilaku yang diharapkan.

4. Analisis hasil

• Periksa output gelombang dan identifikasi masalah desain.

4. Contoh Desain Praktis Menggunakan Verilog

Belajar Melalui Kode Verilog Contoh

Contoh Desain Counter (dengan Penjelasan Kode)

Counter adalah komponen dasar dalam desain digital. Berikut adalah counter sederhana yang menghitung naik berdasarkan sinyal clock:

module Counter (
    input wire clk,    // clock input
    input wire rst,    // reset input
    output reg [3:0] count // 4-bit counter output
);
    always @(posedge clk or posedge rst) begin
        if (rst)
            count <= 4'b0000; // reset counter to 0
        else
            count <= count + 1; // increment on rising edge
    end
endmodule

Penjelasan:

1. clk mengontrol timing.
2. rst menginisialisasi counter.
3. Counter meningkat dari 0 hingga 15 secara sinkron dengan clock.

Contoh FSM (Finite State Machine) dan Aplikasinya

FSM digunakan untuk merancang sirkuit dengan banyak keadaan. Berikut adalah contoh sederhana dengan tiga keadaan:

module FSM (
    input wire clk,    // clock input
    input wire rst,    // reset input
    input wire in,     // trigger input
    output reg [1:0] state // current state
);
    // State definitions
    localparam STATE0 = 2'b00,
               STATE1 = 2'b01,
               STATE2 = 2'b10;

    always @(posedge clk or posedge rst) begin
        if (rst)
            state <= STATE0; // initial state
        else begin
            case (state)
                STATE0: state <= (in) ? STATE1 : STATE0;
                STATE1: state <= (in) ? STATE2 : STATE0;
                STATE2: state <= (in) ? STATE0 : STATE1;
                default: state <= STATE0;
            endcase
        end
    end
endmodule

Penjelasan:

1. Keadaan didefinisikan menggunakan localparam .
2. case menangani transisi berdasarkan in .
3. Struktur ini dapat diterapkan pada pengontrol atau sirkuit generasi sinyal.

Desain Penjumlah Sederhana (Ramahan Pemula)

Penjumlah 2-bit dasar:

module Adder (
    input wire [1:0] a, // 2-bit input a
    input wire [1:0] b, // 2-bit input b
    output wire [2:0] sum // 3-bit output to handle carry
);
    assign sum = a + b; // addition
endmodule

Penjelasan:

1. Menggunakan assign untuk logika kombinasi.
2. Output 3-bit mempertimbangkan carry-out.
3. Ini adalah blok bangunan dasar untuk logika aritmetika.

Masalah Umum dan Solusinya

Kesalahan Umum (Simulasi & Sintesis)

1. Kesalahan Simulasi

• Gejala: Sinyal menjadi tidak terdefinisi ( x ).
• Penyebab: Inisialisasi yang hilang atau koneksi modul yang salah.
• Solusi: Definisikan nilai awal atau inisialisasi melalui testbench.

1. Kesalahan Sintesis

• Gejala: Menggunakan konstruksi yang tidak dapat disintesis (mis., initial ).
• Penyebab: Penyertaan kode hanya untuk simulasi.
• Solusi: Gunakan struktur yang dapat disintesis (seperti always ).

Menggunakan Alat Debug Secara Efektif

Desain Verilog memerlukan debugging yang kuat. Alat umum meliputi:

1. Simulator (mis., ModelSim)

• Periksa perilaku sinyal dan verifikasi timing melalui tampilan gelombang.

1. Penampil Gelombang

• Analisis visual sinyal input/output untuk mengidentifikasi masalah desain.

1. Pesan Debug

• Gunakan $display untuk mencetak nilai selama simulasi:

  initial begin
      $display("Initial state: %b", state);
  end
  

5. Sumber Daya dan Alat untuk Belajar Verilog

Sumber Belajar yang Direkomendasikan

Buku & Tutorial untuk Pemula

Bagi pemula, materi belajar yang dapat diandalkan sangat penting. Pilihan yang direkomendasikan meliputi:

1. Buku

• “Introduction to Digital Design with HDL”

  • Menjelaskan konsep dasar baik Verilog maupun VHDL.

  • “Verilog HDL: A Guide to Digital Design and Synthesis”

  • Buku berbahasa Inggris yang komprehensif mencakup dasar hingga desain lanjutan.

  • “Digital Design and Verilog HDL Fundamentals”

  • Cocok untuk pemula hingga pembelajar menengah, dengan fokus kuat pada desain berbasis Verilog.

1. Tutorial Online

• YouTube

  • Tutorial gratis tersedia dalam bahasa Inggris dan Jepang.
  • Memungkinkan pembelajar mengikuti kode nyata.

  • Situs Web

  • EDA Playground : Lingkungan berbasis peramban untuk menjalankan Verilog.

  • ASIC World : Menawarkan tutorial dari sintaks hingga contoh desain praktis.

Kursus Video dan Pembelajaran Praktis

1. Udemy

• Kursus seperti “Verilog for Beginners” dan “Learn FPGA Design” menyediakan konten terstruktur.

1. Coursera

• Kursus tingkat universitas yang berfokus pada desain perangkat keras.

Alat yang Mendukung Pengembangan

Alat Pemodelan (ModelSim, Vivado)

1. ModelSim

• Alat simulasi Verilog terkemuka.

• Fitur:

  • Antarmuka yang ramah pengguna.
  • Penampil gelombang intuitif untuk debugging.

1. Vivado

• Suite desain FPGA milik Xilinx.

• Fitur:

  • Dukungan terintegrasi dari RTL hingga implementasi.
  • Koneksi mulus dengan papan FPGA Xilinx.

Memilih dan Menginstal Alat Sintesis

1. Quartus Prime

• Suite pengembangan FPGA Intel, dengan edisi gratis tersedia.

2. ISE Design Suite

• Digunakan untuk perangkat FPGA Xilinx yang lebih lama.

6. FAQ tentang Belajar Verilog

Bagaimana Pemula Harus Memulai Belajar Verilog?

Pertanyaan: Saya baru mulai belajar Verilog. Apa cara terbaik untuk memulai?

Jawaban:

1. Mulai dengan dasar-dasar

• Mulailah dengan merancang rangkaian sederhana seperti gerbang AND/OR. Memahami sintaks dasar dan struktur modul sangat penting.

2. Gunakan alat simulasi

• Alat seperti ModelSim atau Vivado membantu memverifikasi kode Anda. Menjalankan simulasi memperdalam pemahaman Anda.

3. Gunakan sumber yang dapat diandalkan

• Rujuk ke buku dan tutorial online untuk membangun fondasi yang kuat (lihat Bagian 5 untuk rekomendasi).

4. Coba proyek kecil

• Setelah mempelajari dasar-dasarnya, coba bangun proyek kecil seperti penghitung 4‑bit atau FSM sederhana.

Haruskah Saya Memilih VHDL atau Verilog?

Pertanyaan: Bahasa mana yang harus saya pelajari—VHDL atau Verilog? Kapan masing-masing harus digunakan?

Jawaban:

1. Kapan memilih Verilog

• Sintaks sederhana Verilog membuatnya ramah pemula, terutama bagi yang memiliki pengalaman pemrograman C.
• Banyak digunakan untuk prototyping dan pengembangan FPGA.

2. Kapan memilih VHDL

• Ideal untuk sistem misi‑kritis yang memerlukan validasi desain yang ketat.
• Pemeriksaan tipe yang kuat mengurangi kemungkinan kesalahan desain.

3. Kriteria pemilihan

• Kemudahan belajar : Verilog biasanya lebih mudah bagi pemula.
• Persyaratan proyek : Ikuti bahasa yang digunakan dalam lingkungan desain.
• Dukungan alat : Sebagian besar alat mendukung keduanya, tetapi pemilihan tergantung pada FPGA/ASIC target.

Kesalahan Umum yang Harus Dihindari Pemula

Pertanyaan: Kesalahan apa yang biasanya dilakukan pemula saat belajar Verilog, dan bagaimana cara menghindarinya?

Jawaban:

1. Kurangnya inisialisasi

• Sinyal dapat muncul sebagai x (tidak terdefinisi) selama simulasi.
• Solusi: Selalu inisialisasi sinyal atau tetapkan nilai di testbench Anda.

  initial begin
      signal = 0; // initialize signal
  end
  

2. Membingungkan penugasan blocking dan non‑blocking

• Salah menggunakan = (blocking) dan <= (non‑blocking) dapat menyebabkan perilaku tak terduga.
• Solusi: Gunakan penugasan non‑blocking dalam blok always yang dipicu oleh clock.

3. Mencampur kode yang dapat disintesis dan hanya simulasi

• Menyertakan konstruksi hanya simulasi (misalnya initial) dalam logika yang dapat disintesis menyebabkan error.
• Solusi: Pisahkan logika yang dapat disintesis dari blok hanya simulasi.

4. Salah paham eksekusi paralel

• Verilog menggambarkan perilaku perangkat keras paralel, bukan logika perangkat lunak berurutan.
• Solusi: Pahami bahwa setiap blok always berjalan secara independen.

7. Melangkah ke Langkah Selanjutnya dengan Verilog

Meninjau Kemajuan Belajar Verilog Anda

Daftar Periksa Review

• Pemahaman sintaks dasar : Pastikan Anda dapat mendeskripsikan modul, tipe data, dan struktur kontrol.
• Pengalaman desain praktis : Penghitung, FSM, dan desain serupa harus terasa nyaman.
• Penggunaan alat : Anda harus dapat mensimulasikan dan melakukan debug dengan ModelSim atau Vivado.

Mempersiapkan Langkah Selanjutnya

• Jika Anda memahami dasar‑dasarnya, Anda siap melanjutkan ke topik yang lebih maju.
• Gunakan langkah di bawah ini untuk memperluas keterampilan teknis Anda.

Meningkatkan ke Desain FPGA

Pelajari Dasar‑dasar FPGA

FPGA (Field‑Programmable Gate Array) adalah salah satu platform paling praktis untuk menerapkan keterampilan Verilog.

1. Siapkan papan pengembangan FPGA

• Papan pemula yang direkomendasikan: Basys 3, Nexys A7 (Digilent)
• Alasan: Dukungan komunitas yang kuat dan integrasi mudah dengan Vivado.

2. Mulai dengan proyek sederhana

• Mulailah dengan LED berkedip atau rangkaian yang dikendalikan saklar.
• Pelajari pembagian clock dan logika kontrol dasar.

3. Beralih ke sistem yang lebih kompleks

• Rancang pengontrol multi-FSM, antarmuka memori, dan sistem terintegrasi.

Beralih ke SystemVerilog

Mengapa Mempelajari SystemVerilog?

• SystemVerilog memperluas Verilog dengan fitur verifikasi lanjutan dan berorientasi objek.
• Berguna untuk membangun testbench yang canggih dan sistem berskala besar.

Topik Utama untuk Dipelajari

1. Testbench berbasis kelas

• Memungkinkan pengujian acak dan analisis cakupan.

1. Menggunakan antarmuka

• Menyederhanakan komunikasi antar modul.

1. Struktur kontrol yang diperluas

• Pelajari fitur seperti unique dan priority untuk meningkatkan keamanan desain.

Bekerja pada Proyek Dunia Nyata

Bergabung dengan Proyek Open-Source

• Desain prosesor RISC-V
• Modul DSP (Digital Signal Processing) sederhana

Mulai Proyek Anda Sendiri

• Buat desain asli berdasarkan minat Anda.
• Contoh: jam digital, prosesor audio, rangkaian penyaring sinyal.

Langkah Pembelajaran Selanjutnya yang Direkomendasikan

Kuasai Keterampilan Desain Tingkat Lanjut

1. Desain pipeline

• Pelajari dasar-dasar yang digunakan dalam prosesor berperforma tinggi.

1. Memahami domain clock

• Kuasai teknik penanganan sinyal di berbagai domain clock.

1. Desain berdaya rendah

• Terapkan metode desain hemat daya untuk aplikasi dunia nyata.