Tutorial Array Verilog: Dari Dasar hingga Teknik Lanjutan SystemVerilog

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pendahuluan

2. Tipe Data Dasar dalam Verilog

Perbedaan Antara reg dan wire

• tipe wire Wire digunakan sebagai garis koneksi antara modul atau sirkuit. Wire harus selalu digerakkan oleh sinyal lain, dan penugasan dilakukan dengan pernyataan assign. Cocok untuk output sirkuit kombinatorial. Contoh:

  wire a;
  assign a = b & c;

• tipe reg Reg digunakan sebagai variabel untuk menyimpan nilai sementara. Reg ditetapkan di dalam blok proses seperti always, dan biasanya dipakai untuk memodelkan elemen penyimpanan (latch atau flip‑flop). Contoh:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

Tipe Data yang Dapat Digunakan dalam Array

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. Konsep Dasar Array

Mendeklarasikan Array

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

Mengakses Elemen Array

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

Keuntungan Menggunakan Array

• Pemrosesan batch : Dengan loop for, Anda dapat menerapkan operasi yang sama ke banyak sinyal sekaligus.
• Sirkuit terstruktur : Array membantu mengatur banyak register atau sinyal, menjaga representasi sirkuit tetap jelas.
• Pemodelan memori : Anda dapat mengimplementasikan struktur memori sederhana seperti RAM atau ROM (dijelaskan pada bab berikutnya).

Hal yang Perlu Diperhatikan

4. Menggunakan Array Multidimensi

Mendeklarasikan Array Multidimensi

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

Mengakses dan Menetapkan Elemen

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

Menggunakan Loop for

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

Aplikasi Array Multidimensi

• Berguna dalam desain yang memerlukan operasi matriks atau pemrosesan filter.
• Dapat diterapkan dalam pemrosesan gambar atau pemrosesan sinyal digital (DSP), untuk penanganan data tingkat piksel.
• Digunakan dalam struktur blok ROM/RAM dan untuk mengatur pasangan alamat-data.

Batasan dan Pertimbangan

• Periksa kompatibilitas alat sintesis, karena beberapa alat mungkin tidak sepenuhnya mendukung array multidimensi.
• Pembatasan dapat berlaku ketika digabungkan dengan instansiasi atau antarmuka.
• Pahami perbedaan dengan SystemVerilog untuk menghindari masalah kompatibilitas (dijelaskan nanti).

5. Memodelkan Memori dengan Array

Sintaks Dasar untuk Model Memori

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

Menulis ke dan Membaca dari Memori

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• Operasi penulisan bersifat sinkron dengan posedge clk dan bersyarat (dikendalikan oleh we, enable menulis).
• Operasi pembacaan biasanya diimplementasikan menggunakan assign untuk pembacaan kombinatorial (asinkron).

Inisialisasi Memori

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

Kasus Penggunaan Praktis

• File register dalam CPU atau mikrokontroler
• Simulasi perilaku Block RAM (BRAM) di dalam FPGA
• Verifikasi perilaku memori cache
• Simulasi pembacaan data ROM

Hal-hal yang Perlu Diperhatikan

• Seiring ukuran array meningkat, waktu simulasi dan sumber daya sintesis juga bertambah.
• Pilih timing pembacaan (sinkron vs. asinkron) dengan hati-hati berdasarkan spesifikasi desain dan alat.
• Saat menargetkan sintesis, ikuti aturan inferensi memori spesifik yang direkomendasikan oleh vendor alat.

6. Peningkatan Array di SystemVerilog

Array Dinamis

Fitur

• Ukuran array dapat diubah saat runtime.
• Berguna ketika ukuran tidak diketahui sebelumnya atau berubah selama eksekusi.

Deklarasi dan Contoh

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

Kasus Penggunaan

• Penyimpanan data sementara di testbench
• Mengelola buffer berukuran variabel

Array Asosiatif

Fitur

• Indeks dapat berupa nilai sewenang-wenang (integer, string, dll.).
• Berfungsi seperti tabel hash.

Deklarasi dan Contoh

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

Kasus Penggunaan

• Menyimpan nilai konfigurasi untuk parameter
• Mencari nilai berdasarkan ID atau nama

Antrian

Fitur

• Berperilaku seperti struktur FIFO (First-In, First-Out).
• Mendukung penyisipan dan penghapusan yang mudah, ideal untuk aliran data dinamis.

Deklarasi dan Contoh

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

Kasus Penggunaan

• Penyimpanan data sementara (buffer FIFO)
• Penanganan peristiwa dan manajemen transaksi

Perbandingan dan Penggunaan

Hal-hal yang Perlu Diperhatikan

• Array yang ditingkatkan ini adalah fitur khusus SystemVerilog dan tidak tersedia di Verilog.
• Dukungan sintesis tergantung pada alat, dan biasanya digunakan untuk testbench.
• Jika menargetkan FPGA atau ASIC, selalu periksa apakah fitur ini didukung sebelum implementasi.

7. Praktik Terbaik untuk Operasi Array

Perjelas Tujuan dengan Komentar dan Penamaan

• Gunakan nama yang bermakna untuk array: reg [7:0] sensor_data [0:7];
• Tambahkan komentar untuk menjelaskan tujuan atau satuan:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

Hati-hati dengan Batas Loop

• Batas atas yang salah → akses di luar jangkauan (kesalahan logika atau peringatan simulator)
• Putuskan dengan hati-hati apakah akan menggunakan < atau <= untuk penghentian loop

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

Selalu Inisialisasi Secara Eksplisit

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

Rancang Modul yang Dapat Digunakan Kembali

• Menggunakan parameter untuk membuat ukuran array dapat dikonfigurasi:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• Memungkinkan pengiriman parameter eksternal meningkatkan kegunaan kembali modul.

Pertimbangkan Synthesizability

• Array reg satu dimensi Verilog: umumnya dapat disintesis
• Array dinamis/associative/queue SystemVerilog: tidak dapat disintesis (hanya untuk simulasi)

Gunakan Array vs. Modul dengan Tepat

• Operasi kecil dan identik → array dengan for loops
• Fungsionalitas berbeda atau desain skala besar → desain modular dan hierarkis

8. Pertanyaan yang Sering Diajukan (FAQ)

Q1. Saya mendapatkan error saat menggunakan array multidimensi di Verilog. Mengapa?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• Pastikan lingkungan pengembangan Anda mematuhi Verilog 2001 atau lebih baru.
• Jika keterbatasan masih ada, tulis ulang menggunakan array satu dimensi dengan indeks yang dihitung.

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. Jika saya mendeskripsikan RAM menggunakan array di Verilog, apakah itu akan berfungsi pada perangkat keras?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• Alat sintesis harus mengenali deskripsi ini sebagai inferensi block RAM.
• Timing baca/tulis (sinkron vs. asinkron) dan gaya akses harus mengikuti template spesifik atau alat mungkin tidak dapat menginferensi memori dengan benar.

• Ikuti panduan sintesis yang disediakan oleh vendor FPGA/ASIC Anda.
• Jika perilaku berbeda antara simulasi dan perangkat keras, periksa log dan debug langkah demi langkah.

Q3. Bisakah saya menggunakan array dinamis, array asosiatif, atau queue SystemVerilog pada perangkat keras sebenarnya?

A3.

• Penyimpanan data sementara di testbench
• Implementasi randomisasi atau scoreboard dalam lingkungan verifikasi
• Deskripsi transaksi yang kompleks

• Setiap kode desain yang menggunakan tipe array ini akan diabaikan atau menyebabkan error pada alat sintesis.
• Jika implementasi perangkat keras diperlukan, konversi menjadi reg atau array satu dimensi berukuran tetap.

9. Kesimpulan

Poin Penting

• Dengan memahami tipe data dasar Verilog (reg dan wire), Anda dapat menghindari kesalahan saat bekerja dengan array.
• Array satu dimensi adalah struktur penting untuk mengelompokkan data dan memodelkan memori.
• Array multidimensi didukung sejak Verilog 2001 dan versi selanjutnya, memungkinkan desain bergaya matriks.
• SystemVerilog memperkenalkan struktur fleksibel seperti array dinamis, array asosiatif, dan antrian (terutama untuk simulasi dan verifikasi).
• Dengan mengikuti praktik terbaik penanganan array (inisialisasi, penamaan, kegunaan kembali, pertimbangan sintesis), Anda dapat menulis kode yang lebih berkualitas.

Tips Praktis

Topik Selanjutnya yang Direkomendasikan

• Menggunakan pernyataan generate untuk pembuatan sirkuit dinamis dengan array
• Menggabungkan interface dengan array untuk desain bus
• Mengimplementasikan FIFO, buffer cincin, dan optimasi ROM menggunakan array