Tutorial For Loop Verilog: Sintaks, Penyataan Generate, dan Kesilapan Umum Dijelaskan

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. Pengantar

Apakah Verilog?

Kepentingan Pengulangan for

• Menjana elemen litar berganda secara automatik
• Menjalankan simulasi dalam testbenches
• Memproses array dan daftar secara pukal

Tujuan Artikel Ini

• Sintaks asas dan penggunaan pengulangan for
• Perbezaan antara pengulangan for dan kenyataan generate
• Aplikasi praktikal dalam reka bentuk litar
• Cara menggunakan pengulangan for dalam simulasi dan testbenches
• Ralat biasa dan cara memperbaikinya

2. Sintaks Asas Pengulangan for dalam Verilog

Cara Menulis Pengulangan for Asas

for (initialization; condition; increment) begin
    // repeated operations
end

module for_example;
    integer i;

    initial begin
        for (i = 0; i < 5; i = i + 1) begin
            $display("i = %d", i);
        end
    end
endmodule

i = 0
i = 1
i = 2
i = 3
i = 4

Perbezaan daripada Bahasa Pengaturcaraan Lain

Had Pengulangan for dalam Verilog

1. Pemboleh ubah pengulangan mesti sentiasa bertipe integer.

• Anda mesti mengisytiharkan pemboleh ubah pengulangan sebagai integer .
• Menggunakan reg atau wire sebagai pemboleh ubah pengulangan akan menyebabkan ralat.

1. Bilangan pengulangan mesti ditentukan secara statik.

• Anda tidak boleh menggunakan pemboleh ubah atau nilai masa jalan dalam syarat pengulangan.
• Ini kerana sumber perkakasan mesti tetap pada masa sintesis. Contoh tidak sah (tidak boleh disintesis):

   integer i, limit;
   initial begin
       limit = $random % 10;
       for (i = 0; i < limit; i = i + 1) begin  // limit is variable → not synthesizable
           $display("i = %d", i);
       end
   end

   integer i;
   parameter LIMIT = 10;  // use constant
   initial begin
       for (i = 0; i < LIMIT; i = i + 1) begin
           $display("i = %d", i);
       end
   end

3. Sesetengah pengulangan for diabaikan semasa sintesis.

• Dalam Verilog, pengulangan for mungkin berfungsi dalam simulasi tetapi diabaikan dalam sintesis .
• Contohnya, pengulangan for di dalam blok initial adalah hanya untuk simulasi dan tidak akan disintesis menjadi perkakasan.

3. Perbezaan Antara Pengulangan for dan Kenyataan generate

Gambaran Keseluruhan Kenyataan for dan generate

• Gelung for biasa terutama untuk simulasi sahaja dan diabaikan semasa sintesis.
• Gelung for yang digunakan di dalam blok generate boleh menjana litar perkakasan secara dinamik.

Contoh Gelung for (Simulasi Sahaja)

module for_example;
    integer i;

    initial begin
        for (i = 0; i < 5; i = i + 1) begin
            $display("Test %d", i);
        end
    end
endmodule

Test 0
Test 1
Test 2
Test 3
Test 4

Menggunakan Gelung for-generate

module generate_example;
    parameter WIDTH = 4;
    reg [WIDTH-1:0] data [0:3];

    genvar i;
    generate
        for (i = 0; i < 4; i = i + 1) begin : loop
            assign data[i] = i;
        end
    endgenerate
endmodule

Bila Menggunakan for vs. generate

1. Bila Menggunakan Gelung for

• Apabila menjalankan simulasi dalam testbench
• Apabila mengulangi operasi dengan pembolehubah (tiada sintesis diperlukan)
• Untuk penyahpepijatan atau memaparkan nilai dengan $display

2. Bila Menggunakan Pernyataan generate

• Apabila menjana litar perkakasan secara dinamik
• Apabila meninstanskan pelbagai modul jenis yang sama
• Apabila mereka bentuk litar yang boleh diskala dengan parameter

4. Contoh Praktikal Menggunakan Gelung for dalam Verilog

Menggunakan Gelung for dalam Reka Bentuk Perkakasan

1. Menjana Berbilang Pendaftar Secara Automatik

module register_array;
    reg [3:0] registers [0:7];

    integer i;
    initial begin
        for (i = 0; i < 8; i = i + 1) begin
            registers[i] = 4'b0000;
        end
    end
endmodule

2. Menjana Berbilang Instans Modul Secara Automatik

module and_gate(input a, input b, output y);
    assign y = a & b;
endmodule

module and_array;
    wire [3:0] a, b, y;
    genvar i;

    generate
        for (i = 0; i < 4; i = i + 1) begin : and_loop
            and_gate u_and (.a(a[i]), .b(b[i]), .y(y[i]));
        end
    endgenerate
endmodule

3. Mereka Bentuk Litar Penukaran Bit

module shift_left(input [7:0] in, output [7:0] out);
    integer i;
    always @(*) begin
        for (i = 0; i < 7; i = i + 1) begin
            out[i+1] = in[i];
        end
        out[0] = 1'b0;  // set LSB to 0
    end
endmodule

Menggunakan Gelung for dalam Testbenches

1. Memaparkan Output dalam Testbenches

module testbench;
    integer i;
    initial begin
        for (i = 0; i < 10; i = i + 1) begin
            $display("Test case %d: input = %b", i, i);
        end
    end
endmodule

2. Menginisialisasi Memori

module memory_init;
    reg [7:0] mem [0:15];
    integer i;

    initial begin
        for (i = 0; i < 16; i = i + 1) begin
            mem[i] = 8'b00000000;
        end
    end
endmodule

Ringkasan

• Menginisialisasi daftar atau array
• Penciptaan berulang modul
• Menjana data dalam testbenches

5. Ralat Biasa dan Cara Memperbaikinya

Ralat “Pembolehubah gelung bukan pemalar”

Punca

module incorrect_for;
    integer i;
    integer limit;

    initial begin
        limit = 10; // value determined at runtime
        for (i = 0; i < limit; i = i + 1) begin // 'limit' is a variable → error
            $display("Iteration %d", i);
        end
    end
endmodule

Error: Loop limit must be a constant expression

Penyelesaian

module correct_for;
    parameter LIMIT = 10;
    integer i;

    initial begin
        for (i = 0; i < LIMIT; i = i + 1) begin
            $display("Iteration %d", i);
        end
    end
endmodule

Isu dengan Gelung for Bersarang

Punca

module nested_for;
    integer i, j;

    initial begin
        for (i = 0; i < 3; i = i + 1) begin
            for (i = 0; i < 3; i = i + 1) begin // mistakenly reusing 'i'
                $display("i=%d, j=%d", i, j);
            end
        end
    end
endmodule

Penyelesaian

module correct_nested_for;
    integer i, j;

    initial begin
        for (i = 0; i < 3; i = i + 1) begin
            for (j = 0; j < 3; j = j + 1) begin // now using 'j'
                $display("i=%d, j=%d", i, j);
            end
        end
    end
endmodule

Isu Gelung Malang Tak Terhingga

Punca

module infinite_loop;
    integer i;

    initial begin
        for (i = 0; i >= 0; i = i + 1) begin // condition is always true
            $display("i=%d", i);
        end
    end
endmodule

Penyelesaian

module correct_loop;
    integer i;

    initial begin
        for (i = 0; i < 10; i = i + 1) begin // correct condition
            $display("i=%d", i);
        end
    end
endmodule

Ringkasan

6. Soalan Lazim tentang Gelung for dalam Verilog

Apakah perbezaan antara gelung for dan gelung while?

Q: Apakah perbezaan antara gelung for dan while dalam Verilog?

A: Perbezaan utama adalah bagaimana bilangan iterasi ditentukan.

Contoh: gelung for

integer i;
initial begin
    for (i = 0; i < 5; i = i + 1) begin
        $display("for loop: i = %d", i);
    end
end

Contoh: gelung while

integer i;
initial begin
    i = 0;
    while (i < 5) begin
        $display("while loop: i = %d", i);
        i = i + 1;
    end
end

Bolehkah pemboleh ubah gelung digunakan di dalam blok always?

Q: Adakah boleh menggunakan pemboleh ubah gelung dalam blok always?

A: Secara amnya tidak disyorkan. Gelung for di dalam blok always tidak boleh disintesis.

module incorrect_for;
    reg [3:0] data [0:7];
    integer i;

    always @(*) begin
        for (i = 0; i < 8; i = i + 1) begin // Not synthesizable
            data[i] = i;
        end
    end
endmodule

module correct_for;
    parameter N = 8;
    reg [3:0] data [0:N-1];
    genvar i;

    generate
        for (i = 0; i < N; i = i + 1) begin : loop
            assign data[i] = i;  // synthesizable for loop
        end
    endgenerate
endmodule

Apakah yang perlu diwaspadai apabila menggunakan gelung for dengan generate?

Q: Apakah yang penting apabila menggunakan gelung for di dalam blok generate?

A: Anda mesti mengisytiharkan pemboleh ubah gelung sebagai genvar.

module incorrect_generate;
    integer i; // Error: integer not allowed
    generate
        for (i = 0; i < 4; i = i + 1) begin
            // compilation error
        end
    endgenerate
endmodule

module correct_generate;
    genvar i;
    generate
        for (i = 0; i < 4; i = i + 1) begin
            // works correctly
        end
    endgenerate
endmodule

Ringkasan

• Perbezaan antara gelung for dan while → for = bilangan tetap, while = berjalan selagi syarat berlaku
• Pemboleh ubah gelung tidak boleh digunakan untuk sintesis di dalam blok always
• Gunakan genvar untuk gelung di dalam blok generate
• Hasil gelung for dengan syarat if boleh berbeza berdasarkan percabangan
• Hasil simulasi dan sintesis boleh berbeza, jadi semak kod anda dengan teliti

7. Kesimpulan

Ringkasan Manfaat dan Penggunaan Berkesan Gelung for

1. Mempermudah Kod

• Mengurangkan kod berulang dalam operasi gelung
• Membolehkan pemprosesan kelompok bagi tatasusunan dan daftar
• Berguna untuk menjana data ujian automatik dalam testbench

2. Penjanaan Litar Automatik

• Apabila digabungkan dengan generate, beberapa modul boleh dijana secara dinamik
• Reka bentuk berparameter meningkatkan kebolehskalaan

3. Meningkatkan Kecekapan Testbench

• Menjana corak ujian secara automatik mengurangkan pengekodan manual
• Sangat berkesan semasa men-debug dengan $display

Titik Penting yang Perlu Diingat Apabila Menggunakan Gelung for

Sumber Pembelajaran yang Disyorkan

📚 Buku

• “Verilog HDL Introduction” – Panduan mesra pemula
• “FPGA/PLD Design Guide” – Bagus untuk mempelajari reka bentuk FPGA

🎥 Tutorial Dalam Talian Percuma

• EDA Playground – Jalankan kod Verilog secara langsung dalam pelayar anda
• YouTube: Verilog Tutorial – Belajar melalui penjelasan video

📄 Dokumentasi Rasmi

• IEEE 1364 Verilog Standard Specification

Kesimpulan Akhir

• Fahami sintaks asas dan perbezaan antara simulasi dan sintesis
• Gunakan gelung for-generate untuk secara automatik menginstanskan modul
• Manfaatkan gelung for dalam testbench untuk mempermudah pen-debugan
• Pelajari ralat umum dan terapkan pembaikan yang betul

✨ Penutup