Verilog assign स्टेटमेंट की व्याख्या: सिंटैक्स, उदाहरण, और निरंतर असाइनमेंट के लिए शुरुआती गाइड

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Verilog में assign स्टेटमेंट क्या है? [शुरुआती गाइड]

Verilog HDL क्या है?

assign स्टेटमेंट क्या करता है?

assign out = in1 & in2;

कॉम्बिनेशनल सर्किट में assign का उपयोग

• कॉम्बिनेशनल सर्किट: आउटपुट तुरंत इनपुट के जवाब में बदलते हैं (जैसे, एडर, लॉजिक गेट)
• सीक्वेंशियल सर्किट: क्लॉक या स्टोरेज एलिमेंट्स का उपयोग करके समय के साथ स्थिति बनाए रखते हैं (जैसे, फ्लिप‑फ्लॉप, काउंटर)

शुरुआती लोगों के लिए assign स्टेटमेंट क्यों महत्वपूर्ण है?

सारांश: assign स्टेटमेंट की बुनियादों में महारत हासिल करें

2. Verilog में assign स्टेटमेंट की बेसिक सिंटैक्स और उपयोग

assign की बेसिक सिंटैक्स

assign output_signal = expression;

उदाहरण 1: सरल लॉजिक ऑपरेशन्स

assign and_out = a & b;   // AND gate
assign or_out  = a | b;   // OR gate
assign xor_out = a ^ b;   // XOR gate

उदाहरण 2: बिट‑लेवल ऑपरेशन्स

assign upper_4bits = data[7:4];              // Extract the upper 4 bits of an 8-bit signal
assign lower_4bits = data[3:0];              // Extract the lower 4 bits
assign combined = {data1[3:0], data2[3:0]};  // Concatenate two 4-bit signals into 8 bits

“निरंतर असाइनमेंट” का क्या अर्थ है?

assign में डिले निर्दिष्ट करना

assign #5 out = a & b;  // Delay the AND result by 5 time units before assigning to out

उदाहरण: assign में कंडीशनल एक्सप्रेशन का उपयोग

assign out = sel ? data1 : data2;

सारांश: assign की सिंटैक्स में महारत

3. assign और wire के बीच संबंध: घोषणा से उपयोग तक

assign और wire के बीच बुनियादी संबंध

wire क्या है? — इसे एक भौतिक कनेक्शन के रूप में सोचें

wire a, b, out;

assign out = a & b;  // out is always driven by the AND of a and b

क्यों assign को reg के साथ उपयोग नहीं किया जा सकता

reg out;
assign out = a & b;  // ERROR! assign cannot drive a reg

wire प्रकारों की घोषणा और बस का उपयोग

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Bitwise AND for each bit

मॉड्यूल कनेक्शनों में wire

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

सारांश: wire को समझना assign को सही ढंग से उपयोग करने की कुंजी है

4. assign और always में क्या अंतर है? [शुरुआती लोगों की आम उलझन]

शुरुआती लोग “assign” और “always” में क्यों उलझते हैं?

assign की विशेषताएँ और उपयोग के मामले

• उद्देश्य : संयोजनात्मक लॉजिक का वर्णन
• डेटा टाइप : केवल wire के साथ उपयोग किया जा सकता है
• असाइनमेंट टाइमिंग : निरंतर असाइनमेंट (सिग्नल हमेशा ड्राइव किया जाता है)
• कीवर्ड : assign

उदाहरण: 2‑इनपुट AND गेट (assign)

wire a, b;
wire out;

assign out = a & b;

always की विशेषताएँ और उपयोग के मामले

• उद्देश्य : क्रमिक लॉजिक या अधिक जटिल व्यवहार का वर्णन
• डेटा टाइप : reg को मान असाइन करने के लिए उपयोग किया जाता है
• असाइनमेंट टाइमिंग : शर्तीय असाइनमेंट (ट्रिगर शर्त पूरी होने पर निष्पादित)
• कीवर्ड : always

उदाहरण: क्लॉक‑सिंक्रनाइज़्ड रजिस्टर (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

wire और reg की तुलना

आपको कौन सा उपयोग करना चाहिए?

उदाहरण: if‑स्टेटमेंट के लिए always का उपयोग

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

क्या आप assign और always को साथ में उपयोग कर सकते हैं?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // ERROR: y is driven by both assign and always

सारांश: assign और always में अंतर करना

• सीधे, हमेशा‑अपडेटेड लॉजिक → wire के साथ assign
• समय, शर्तें, या स्टोरेज शामिल करने वाला लॉजिक → reg के साथ always

5. assign का उपयोग करके संयोजनात्मक सर्किट के व्यावहारिक उदाहरण [With Diagrams]

संयोजनात्मक सर्किट क्या होते हैं?

बेसिक लॉजिक गेट्स (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

हाफ एडर इम्प्लीमेंटेशन

लॉजिक इक्वेशन्स

• Sum = A ⊕ B (XOR)
• Carry = A · B (AND)

Verilog इम्प्लीमेंटेशन

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

फुल एडर इम्प्लीमेंटेशन

लॉजिक इक्वेशन्स

• Sum = A ⊕ B ⊕ Cin
• Carry = (A · B) + (Cin · (A ⊕ B))

Verilog इम्प्लीमेंटेशन

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

मल्टीप्लेक्सर (MUX) इम्प्लीमेंटेशन

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

assign का उपयोग करते समय बेस्ट प्रैक्टिसेज

• सिग्नल्स को wire के रूप में डिक्लेयर करें : assign reg को ड्राइव नहीं कर सकता।
• प्रति आउटपुट एक assign लिखें : अत्यधिक जटिल वन‑लाइनर से बचें; कोड को पढ़ने योग्य रखें।
• इंटरमीडिएट वायर का उपयोग करें : जटिल लॉजिक को स्पष्टता के लिए चरण‑बद्ध करें।

सारांश: कॉम्बिनेशनल सर्किट्स को पूरी तरह से assign से इम्प्लीमेंट किया जा सकता है

6. assign का उपयोग करते समय आम पिटफ़ॉल्स और गलतियाँ

शुरुआती लोगों के लिए सामान्य ट्रैप्स

1. assign को reg के साथ उपयोग करने की कोशिश

❌ सामान्य गलती:

reg out;
assign out = a & b;  // ERROR! Cannot assign to a reg

💡 कारण और समाधान:

2. एक ही सिग्नल को कई assign स्टेटमेंट्स से ड्राइव करना

❌ अमान्य उदाहरण:

assign y = a & b;
assign y = a | b;  // ERROR: Multiple drivers for y

💡 कारण और समाधान:

3. assign को “इनिशियलाइज़र” समझना

❌ भ्रामक उदाहरण:

assign a = 1'b0;  // Not an initializer — this means a is always 0

💡 कारण और समाधान:

4. सिग्नल को घोषित करना भूलना

❌ उदाहरण:

assign result = a & b;  // ERROR if result is undeclared

💡 कारण और समाधान:

5. सिंथेसिस के लिए अनुपयुक्त ऑपरेशन्स का उपयोग

assign out = a / 3;  // ⚠️ May fail in FPGA synthesis

6. नेस्टेड टर्नरी ऑपरेटरों का अधिक उपयोग

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Hard to read!

assign समस्याओं को डिबग करने के टिप्स

• सिग्नल प्रकारों के बारे में स्पष्ट रहें (wire बनाम reg)
• चेतावनियों पर ध्यान दें (सिम्युलेटर अक्सर संभावित समस्याओं को चिन्हित करते हैं)
• टूल की सीमाओं को जानें (जाँचें कि ऑपरेशन्स सिंथेसिस-फ्रेंडली हैं या नहीं)

सारांश: assign सरल है लेकिन सावधानी की आवश्यकता है

7. अक्सर पूछे जाने वाले प्रश्न (FAQ)

प्रश्न 1: शुरुआती लोगों के लिए कौन सा आसान है, assign या always?

• सरल लॉजिक → assign
• समय या स्थिति-निर्भर लॉजिक → always

प्रश्न 2: क्या मैं assign को reg के साथ उपयोग कर सकता हूँ?

// ✅ Correct (using always with reg)
reg out;
always @(a or b)
  out = a & b;

// ❌ Incorrect (assign cannot drive reg)
reg out;
assign out = a & b;

प्रश्न 3: क्या मैं एक ही सिग्नल को कई assign स्टेटमेंट्स में असाइन कर सकता हूँ?

प्रश्न 4: क्या assign में डिले (#) का कोई वास्तविक हार्डवेयर प्रभाव होता है?

assign #5 out = a & b;

• सिमुलेशन → वैध
• सिंथेसिस → अनदेखा

Q5: मैं assign के साथ शर्तीय लॉजिक कैसे लिखूँ?

assign out = sel ? a : b;

Q6: मेरे assign टेस्ट में आउटपुट क्यों नहीं बदल रहा है?

• क्या टेस्टबेंच में इनपुट सही ढंग से टॉगल किए गए हैं?
• क्या प्रारंभिक मान सही तरीके से असाइन किए गए हैं?
• क्या सिमुलेशन वेवफ़ॉर्म अपेक्षित परिवर्तन दिखाते हैं?

Q7: क्या assign-आधारित सर्किट्स को सिंथेसाइज़ किया जा सकता है?

• ✅ AND / OR / XOR → सिंथेसाइज़ेबल
• ⚠️ Division / Real numbers / Floating-point → संभवतः सिंथेसाइज़ेबल नहीं

8. शब्दावली: शुरुआती लोगों के लिए आवश्यक Verilog शब्द

wire

• मान assign के साथ असाइन किए जा सकते हैं
• स्वयं डेटा संग्रहीत नहीं कर सकता
• मुख्यतः संयोजनात्मक सर्किट्स के लिए उपयोग किया जाता है

wire a, b, out;
assign out = a & b;

reg

• assign के साथ असाइन नहीं किया जा सकता
• मेमोरी वाले क्रमिक सर्किट्स के लिए उपयोग किया जाता है
• अक्सर क्लॉक एज पर अपडेट होता है

reg out;
always @(posedge clk) out <= a;

assign

• संयोजनात्मक लॉजिक में उपयोग किया जाता है
• इनपुट बदलते ही आउटपुट तुरंत बदलता है
• दाएँ पक्ष में अभिव्यक्तियाँ, ऑपरेटर, स्थिरांक शामिल हो सकते हैं

assign y = a & b;

always

• reg वेरिएबल्स के साथ काम करता है
• क्रमिक सर्किट्स या शर्तीय लॉजिक के लिए उपयोग किया जाता है
• if-स्टेटमेंट और case-स्टेटमेंट को सपोर्ट करता है

always @(posedge clk) begin
  out <= a + b;
end

Combinational Circuit

• कोई मेमोरी तत्व नहीं
• उदाहरण: लॉजिक गेट्स, एडर्स, मल्टीप्लेक्सर्स
• assign या always @(*) का उपयोग करके वर्णित

Sequential Circuit

• मेमोरी तत्व (रेजिस्टर्स, फ्लिप‑फ्लॉप) होते हैं
• क्लॉक‑ड्रिवेन ऑपरेशन
• always @(posedge clk) का उपयोग करके वर्णित

Ternary Operator (Conditional Operator)

• आमतौर पर assign के साथ उपयोग किया जाता है
• if-स्टेटमेंट की तुलना में अधिक संक्षिप्त

assign y = sel ? a : b;

module

• इनपुट और आउटपुट पोर्ट्स होते हैं
• पदानुक्रमित रूप से इंस्टैंसिएट किया जा सकता है

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

• हार्डवेयर में सिंथेसाइज़ेबल नहीं
• टेस्टबेंच में उपयोग किया जाता है

initial begin
  a = 0;
  b = 1;
end

Non-blocking Assignment (<=)

• क्लॉक‑सिंक्रनाइज़्ड क्रमिक सर्किटों में सामान्य
• कई असाइनमेंट्स को समानांतर में निष्पादित करने की अनुमति देता है

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

सारांश: शब्दों को समझना Verilog में महारत हासिल करने का पहला कदम है

9. निष्कर्ष: Verilog में assign स्टेटमेंट में महारत हासिल करना

assign के बारे में मुख्य बिंदु

✅ assign की भूमिका

• wire‑प्रकार संकेतों के लिए सतत असाइनमेंट का निर्माण
• इनपुट में परिवर्तन के जवाब में आउटपुट तुरंत अपडेट होता है
• कॉम्बिनेशनल सर्किटों के लिए सबसे उपयुक्त

✅ उपयोग नियम

• assign reg के साथ उपयोग नहीं किया जा सकता
• एक संकेत के पास कई assign ड्राइवर नहीं होने चाहिए
• आरंभिककरण के लिए उपयुक्त नहीं — केवल सतत ड्राइविंग के लिए

✅ प्रभावी उपयोग के टिप्स

• assign (wire के लिए) और always (reg के लिए) के बीच स्पष्ट अंतर रखें
• सरल शर्तीय लॉजिक के लिए टर्नरी ऑपरेटर का उपयोग करें
• जटिल लॉजिक के लिए, इसे मध्यवर्ती wire संकेतों में विभाजित करें ताकि पठनीयता बढ़े

अगले कदम उन्नति के लिए

• क्रमिक सर्किटों के लिए always ब्लॉक्स
• if और case के साथ शर्तीय लॉजिक
• टेस्टबेंच लिखना और सिमुलेशन चलाना
• कई मॉड्यूल का उपयोग करके पदानुक्रमित डिज़ाइन

अंतिम शब्द