Verilog एरेज़ ट्यूटोरियल: बुनियादी से लेकर उन्नत SystemVerilog तकनीकों तक

By 佐川 直弘 | Naohiro Sagawa (運営者)

※記事内に広告を含みます。Amazonアソシエイトとして適格販売により収入を得ています。

1. परिचय

2. Verilog में मूल डेटा प्रकार

reg और wire के बीच अंतर

• wire प्रकार एक वायर को मॉड्यूल या सर्किटों के बीच कनेक्शन लाइन के रूप में उपयोग किया जाता है। इसे हमेशा किसी अन्य संकेत द्वारा ड्राइव किया जाना चाहिए, और असाइनमेंट assign स्टेटमेंट का उपयोग करके किए जाते हैं। संयोजनात्मक सर्किट आउटपुट के लिए उपयुक्त। उदाहरण:

  wire a;
  assign a = b & c;

• reg प्रकार एक रेग को अस्थायी रूप से मान रखने वाले वेरिएबल के रूप में उपयोग किया जाता है। इसे always जैसे प्रोसेस ब्लॉकों के भीतर असाइन किया जाता है, और आमतौर पर स्टोरेज एलिमेंट (लैच या फ्लिप-फ़्लॉप) को मॉडल करने के लिए उपयोग किया जाता है। उदाहरण:

  reg q;
  always @(posedge clk) begin
      q <= d;
  end

एरेज़ में उपयोग योग्य डेटा प्रकार

reg [7:0] data_array [0:15];  // An array storing 16 elements, each 8 bits wide

3. एरेज़ की मूल अवधारणाएँ

एरेज़ की घोषणा

reg [bit-width] array_name [index-range];

reg [7:0] data_array [0:15];  // An array of 16 elements, each storing 8-bit data

एरे तत्वों तक पहुँच

data_array[0] = 8'hFF;   // Assign hexadecimal FF to the first element
data_array[1] = 8'd12;   // Assign decimal 12 to the second element

integer i;
always @(posedge clk) begin
    for (i = 0; i < 16; i = i + 1) begin
        data_array[i] <= 8'd0;
    end
end

एरेज़ के लाभ

• बैच प्रोसेसिंग : for लूप का उपयोग करके आप एक ही ऑपरेशन को कई सिग्नलों पर एक साथ लागू कर सकते हैं।
• संरचित सर्किट : एरेज़ कई रजिस्टरों या सिग्नलों को व्यवस्थित करने में मदद करते हैं, जिससे सर्किट का प्रतिनिधित्व स्पष्ट रहता है।
• मेमोरी मॉडलिंग : आप RAM या ROM जैसी सरल मेमोरी संरचनाओं को लागू कर सकते हैं (अगले अध्याय में समझाया गया है)।

ध्यान देने योग्य बातें

4. बहु‑आयामी एरे का उपयोग

बहु‑आयामी एरे की घोषणा

reg [7:0] matrix [0:3][0:3];  // Defines a 4×4 matrix of 8-bit elements

तत्वों तक पहुँच और असाइनमेंट

matrix[0][0] = 8'hA5;
matrix[2][3] = 8'd255;

for लूप का उपयोग

integer i, j;
always @(posedge clk) begin
    for (i = 0; i < 4; i = i + 1) begin
        for (j = 0; j < 4; j = j + 1) begin
            matrix[i][j] <= 8'd0;
        end
    end
end

बहु‑आयामी एरे के अनुप्रयोग

• मैट्रिक्स ऑपरेशन्स या फ़िल्टर प्रोसेसिंग की आवश्यकता वाले डिज़ाइनों में उपयोगी।
• इमेज प्रोसेसिंग या डिजिटल सिग्नल प्रोसेसिंग (DSP) में पिक्सेल‑स्तर डेटा हैंडलिंग के लिए लागू किया जा सकता है।
• ROM/RAM ब्लॉक संरचनाओं में उपयोग किया जाता है और एड्रेस‑डेटा जोड़े को व्यवस्थित करने के लिए।

सीमाएँ और विचार

• सिंथेसिस टूल संगतता की जाँच करें, क्योंकि कुछ टूल पूरी तरह से बहु‑आयामी एरे का समर्थन नहीं कर सकते।
• इंस्टैंसिएशन या इंटरफ़ेस के साथ संयोजन में प्रतिबंध लागू हो सकते हैं।
• SystemVerilog से अंतर को समझें ताकि संगतता समस्याओं से बचा जा सके (बाद में समझाया गया है)।

5. एरे के साथ मेमोरी मॉडलिंग

मेमोरी मॉडल की मूल सिंटैक्स

reg [31:0] memory [0:1023];  // 32-bit × 1024-word memory

मेमोरी में लिखना और पढ़ना

// Write operation
always @(posedge clk) begin
    if (we) begin
        memory[addr] <= data_in;
    end
end

// Read operation
assign data_out = memory[addr];

• लिखने के ऑपरेशन posedge clk के साथ सिंक्रोनस होते हैं और शर्तीय (we द्वारा नियंत्रित, लिखने की अनुमति) होते हैं।
• पढ़ने के ऑपरेशन आमतौर पर संयोजनात्मक (असिंक्रोनस) रीड के लिए assign का उपयोग करके लागू किए जाते हैं।

मेमोरी इनिशियलाइज़ेशन

integer i;
initial begin
    for (i = 0; i < 1024; i = i + 1) begin
        memory[i] = 32'd0;
    end
end

initial begin
    $readmemh("rom_init.hex", memory);  // Initialize from a hex file
end

व्यावहारिक उपयोग केस

• सीपीयू या माइक्रोकंट्रोलर में रजिस्टर फ़ाइलें
• एफपीजीए में ब्लॉक RAM (BRAM) का व्यवहारिक सिमुलेशन
• कैश मेमोरी व्यवहार सत्यापन
• ROM डेटा रीडआउट सिमुलेशन

ध्यान देने योग्य बातें

• जैसे-जैसे एरे का आकार बढ़ता है, सिमुलेशन समय और सिंथेसिस संसाधन भी बढ़ते हैं।
• डिज़ाइन विनिर्देशों और टूल्स के आधार पर पढ़ने के समय (सिंक्रोनस बनाम असिंक्रोनस) को सावधानीपूर्वक चुनें।
• सिंथेसिस को लक्षित करते समय, टूल विक्रेता द्वारा अनुशंसित विशिष्ट मेमोरी इन्फ़रेंस नियमों का पालन करें।

6. SystemVerilog में एरे सुधार

डायनामिक एरे

विशेषताएँ

• एरे का आकार रनटाइम पर बदला जा सकता है।
• उपयोगी जब आकार पहले से अज्ञात हो या निष्पादन के दौरान बदलता रहे।

घोषणा और उदाहरण

int dyn_array[];             // Declare a dynamic array
dyn_array = new[10];         // Initialize with 10 elements
dyn_array[0] = 100;

उपयोग केस

• टेस्टबेंच में अस्थायी डेटा संग्रह
• परिवर्तनीय आकार के बफ़र का प्रबंधन

एसोसिएटिव एरे

विशेषताएँ

• इंडेक्स मनमाने मान (इंटीजर, स्ट्रिंग आदि) हो सकते हैं।
• हैश टेबल की तरह काम करता है।

घोषणा और उदाहरण

int assoc_array[string];     // Associative array using strings as keys
assoc_array["id_001"] = 42;

उपयोग केस

• पैरामीटर के लिए कॉन्फ़िगरेशन मान संग्रहीत करना
• आईडी या नाम द्वारा मान खोजना

क्यूज़

विशेषताएँ

• FIFO (फ़र्स्ट-इन, फ़र्स्ट-आउट) संरचना की तरह व्यवहार करता है।
• आसान इन्सर्शन और रिमूवल को सपोर्ट करता है, डायनामिक डेटा स्ट्रीम के लिए आदर्श।

घोषणा और उदाहरण

int queue_array[$];          // Declare a queue array

queue_array.push_back(10);   // Add element at the end
queue_array.push_front(5);   // Add element at the front
int val = queue_array.pop_front();  // Remove element from the front

उपयोग केस

• अस्थायी डेटा संग्रह (FIFO बफ़र)
• इवेंट हैंडलिंग और ट्रांज़ैक्शन प्रबंधन

तुलना और उपयोग

ध्यान देने योग्य बातें

• ये उन्नत एरे केवल SystemVerilog की विशेषताएँ हैं और Verilog में उपलब्ध नहीं हैं।
• सिंथेसिस समर्थन की सीमा टूल पर निर्भर करती है, और ये अधिकतर टेस्टबेंच के लिए उपयोग किए जाते हैं।
• यदि FPGA या ASIC को लक्षित कर रहे हैं, तो कार्यान्वयन से पहले हमेशा जांचें कि ये विशेषताएँ समर्थित हैं या नहीं।

7. एरे ऑपरेशन्स के लिए सर्वोत्तम प्रथाएँ

टिप्पणियों और नामकरण से इरादा स्पष्ट करें

• एरे के लिए अर्थपूर्ण नाम उपयोग करें: reg [7:0] sensor_data [0:7];
• उद्देश्य या इकाइयों का वर्णन करने के लिए टिप्पणियाँ जोड़ें:

// Stores 8-bit data from 8 sensors
reg [7:0] sensor_data [0:7];

लूप सीमाओं के साथ सावधान रहें

• गलत ऊपरी सीमा → रेंज से बाहर पहुँच (तर्क त्रुटियाँ या सिम्युलेटर चेतावनियाँ)
• लूप समाप्ति के लिए < या <= का उपयोग करना है, इस पर सावधानीपूर्वक निर्णय लें

integer i;
always @(posedge clk) begin
    for (i = 0; i < 8; i = i + 1) begin
        sensor_data[i] <= 8'd0;
    end
end

हमेशा स्पष्ट रूप से इनिशियलाइज़ करें

initial begin
    for (i = 0; i < 256; i = i + 1)
        mem[i] = 32'd0;
end

पुन: उपयोग योग्य मॉड्यूल डिज़ाइन करें

• ऐरे साइज को कॉन्फ़िगर करने योग्य बनाने के लिए parameter का उपयोग करना:

parameter DEPTH = 16;
reg [7:0] buffer [0:DEPTH-1];

• बाहरी पैरामीटर पास करना मॉड्यूल की पुन: उपयोगिता को सुधारता है।

सिंथेसाइज़ेबिलिटी पर विचार करें

• Verilog एक-आयामी reg ऐरे: सामान्यतः सिंथेसाइज़ेबल
• SystemVerilog डायनामिक/एसोसिएटिव/क्यू ऐरे: सिंथेसाइज़ेबल नहीं (केवल सिमुलेशन के लिए)

ऐरे बनाम मॉड्यूल का उचित उपयोग

• छोटे, समान ऑपरेशन्स → for लूप्स के साथ ऐरे
• अलग कार्यक्षमता या बड़े पैमाने के डिज़ाइन → मॉड्यूलर और हायरार्किकल डिज़ाइन

8. अक्सर पूछे जाने वाले प्रश्न (FAQ)

Q1. Verilog में मल्टीडायमेंशनल ऐरे का उपयोग करते समय मुझे त्रुटि मिलती है। क्यों?

A1.

reg [7:0] matrix [0:3][0:3];  // Supported only in Verilog 2001 or later

• सुनिश्चित करें कि आपका विकास वातावरण Verilog 2001 या बाद के संस्करण के अनुरूप है।
• यदि सीमाएँ बनी रहती हैं, तो गणना किए गए इंडेक्स के साथ एक-आयामी ऐरे का उपयोग करके कोड को पुनः लिखें।

reg [7:0] matrix_1d [0:15];  // Flattened 4x4 array, accessed with (i*4 + j)

Q2. यदि मैं Verilog में ऐरे का उपयोग करके RAM का वर्णन करता हूँ, तो क्या यह हार्डवेयर पर काम करेगा?

A2.

reg [31:0] mem [0:255];  // 32-bit × 256-word RAM

• सिंथेसिस टूल को इस वर्णन को ब्लॉक RAM इनफ़रेंस के रूप में पहचानना चाहिए।
• रीड/राइट टाइमिंग (सिंक्रोनस बनाम असिंक्रोनस) और एक्सेस शैली को विशिष्ट टेम्प्लेट्स के अनुसार होना चाहिए, अन्यथा टूल मेमोरी को सही ढंग से इनफ़र नहीं कर पाएगा।

• अपने FPGA/ASIC विक्रेता द्वारा प्रदान किए गए सिंथेसिस गाइड का पालन करें।
• यदि सिमुलेशन और हार्डवेयर के बीच व्यवहार में अंतर है, तो लॉग्स की जाँच करें और चरण‑दर‑चरण डिबग करें।

Q3. क्या मैं SystemVerilog के डायनामिक ऐरे, एसोसिएटिव ऐरे, या क्यूज़ को वास्तविक हार्डवेयर में उपयोग कर सकता हूँ?

A3.

• टेस्टबेंच में अस्थायी डेटा स्टोरेज
• वैरिफिकेशन वातावरण में रैंडमाइज़ेशन या स्कोरबोर्ड इम्प्लीमेंटेशन
• जटिल ट्रांज़ैक्शन विवरण

• इन ऐरे प्रकारों का उपयोग करने वाला कोई भी डिज़ाइन कोड सिंथेसिस टूल्स द्वारा अनदेखा किया जाएगा या त्रुटि उत्पन्न करेगा।
• यदि हार्डवेयर इम्प्लीमेंटेशन आवश्यक है, तो इन्हें reg या फिक्स्ड‑लेंथ एक-आयामी ऐरे में बदलें।

9. निष्कर्ष

Key Takeaways

• बेसिक Verilog डेटा टाइप्स (reg और wire) को समझकर, आप एरेज़ के साथ काम करते समय त्रुटियों से बच सकते हैं।
• एक-आयामी एरेज़ डेटा को समूहित करने और मेमोरी को मॉडल करने के लिए आवश्यक संरचनाएँ हैं।
• बहु-आयामी एरेज़ Verilog 2001 और उसके बाद के संस्करणों में समर्थित हैं, जो मैट्रिक्स‑शैली के डिज़ाइनों को सक्षम बनाते हैं।
• SystemVerilog लचीली संरचनाएँ जैसे डायनेमिक एरेज़, एसोसिएटिव एरेज़, और क्यूज़ (मुख्यतः सिमुलेशन और वेरिफिकेशन के लिए) पेश करता है।
• एरे हैंडलिंग के सर्वोत्तम अभ्यास (इनिशियलाइज़ेशन, नामकरण, पुन: उपयोग, सिंथेसिस विचार) का पालन करके, आप उच्च‑गुणवत्ता वाला कोड लिख सकते हैं।

Practical Tips

Recommended Next Topics

• एरेज़ के साथ डायनेमिक सर्किट जेनरेशन के लिए generate स्टेटमेंट्स का उपयोग करना
• interface को एरेज़ के साथ मिलाकर बस डिज़ाइन बनाना
• एरेज़ का उपयोग करके FIFO, रिंग बफ़र्स, और ROM ऑप्टिमाइज़ेशन लागू करना