Verilog assign-Anweisung erklärt: Syntax, Beispiele und Anfängerleitfaden zur kontinuierlichen Zuweisung

By 佐川 直弘 | Naohiro Sagawa (運営者)

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1. Was ist die assign‑Anweisung in Verilog? [Einsteiger‑Leitfaden]

Was ist Verilog HDL?

Was macht die assign‑Anweisung?

assign out = in1 & in2;

Verwendung von assign in kombinatorischen Schaltungen

• Kombinatorische Schaltungen: Ausgänge ändern sich sofort als Reaktion auf Eingänge (z. B. Addierer, Logikgatter)
• Sequentielle Schaltungen: Verwenden Takte oder Speicher­elemente, um Zustände über die Zeit zu halten (z. B. Flip‑Flops, Zähler)

Warum ist die assign‑Anweisung für Einsteiger wichtig?

Zusammenfassung: Die Grundlagen der assign‑Anweisung beherrschen

2. Grundsyntax und Verwendung der assign‑Anweisung in Verilog

Grundsyntax von assign

assign output_signal = expression;

Beispiel 1: Einfache Logik‑Operationen

assign and_out = a & b;   // AND gate
assign or_out  = a | b;   // OR gate
assign xor_out = a ^ b;   // XOR gate

Beispiel 2: Bit‑Level‑Operationen

assign upper_4bits = data[7:4];              // Extract the upper 4 bits of an 8-bit signal
assign lower_4bits = data[3:0];              // Extract the lower 4 bits
assign combined = {data1[3:0], data2[3:0]};  // Concatenate two 4-bit signals into 8 bits

Was bedeutet „kontinuierliche Zuweisung“?

Verzögerungen in assign angeben

assign #5 out = a & b;  // Delay the AND result by 5 time units before assigning to out

Beispiel: Bedingte Ausdrücke in assign verwenden

assign out = sel ? data1 : data2;

Zusammenfassung: Die Syntax von assign beherrschen

3. Die Beziehung zwischen assign und wire: Von der Deklaration zur Verwendung

Grundlegende Beziehung zwischen assign und wire

Was ist wire? — Denken Sie an eine physische Verbindung

wire a, b, out;

assign out = a & b;  // out is always driven by the AND of a and b

Warum assign nicht mit reg verwendet werden kann

reg out;
assign out = a & b;  // ERROR! assign cannot drive a reg

Deklaration von wire‑Typen und Verwendung von Bussen

wire [3:0] a, b;
wire [3:0] out;

assign out = a & b;  // Bitwise AND for each bit

wire in Modulverbindungen

wire result;

module1 u1 (.a(a), .b(b), .out(result));
module2 u2 (.in(result), .y(y));

Zusammenfassung: Das Verständnis von wire ist entscheidend für die korrekte Verwendung von assign

4. Was ist der Unterschied zwischen assign und always? [Häufige Verwirrung bei Anfängern]

Warum verwechseln Anfänger “assign” und “always”?

Eigenschaften und Anwendungsfälle von assign

• Zweck : Beschreibung kombinatorischer Logik
• Datentyp : Kann nur mit wire verwendet werden
• Zuweisungszeitpunkt : Kontinuierliche Zuweisung (Signal wird immer getrieben)
• Schlüsselwort : assign

Beispiel: 2‑Eingangs‑AND‑Gatter (assign)

wire a, b;
wire out;

assign out = a & b;

Eigenschaften und Anwendungsfälle von always

• Zweck : Beschreibung sequentieller Logik oder komplexerer Verhaltensweisen
• Datentyp : Wird verwendet, um Werte an reg zuzuweisen
• Zuweisungszeitpunkt : Bedingte Zuweisung (ausgeführt, wenn eine Auslösebedingung erfüllt ist)
• Schlüsselwort : always

Beispiel: Taktsynchrones Register (always)

reg out;

always @(posedge clk) begin
  out <= a & b;
end

Vergleich von wire und reg

Welche sollten Sie verwenden?

Beispiel: Verwenden Sie always für if‑Anweisungen

reg y;
always @(a or b) begin
  if (a == 1) y = b;
  else        y = 0;
end

Können assign und always zusammen verwendet werden?

assign y = a & b;

always @(posedge clk)
  y <= a | b;  // ERROR: y is driven by both assign and always

Zusammenfassung: Unterscheidung zwischen assign und always

• Direkte, immer aktualisierte Logik → assign mit wire
• Logik, die Zeit, Bedingungen oder Speicher beinhaltet → always mit reg

5. Praktische Beispiele für kombinatorische Schaltungen mit assign [With Diagrams]

Was sind kombinatorische Schaltungen?

Grundlegende Logikgatter (AND, OR, XOR)

module logic_gates(
  input  wire a,
  input  wire b,
  output wire and_out,
  output wire or_out,
  output wire xor_out
);

  assign and_out = a & b;
  assign or_out  = a | b;
  assign xor_out = a ^ b;

endmodule

Halbaddierer-Implementierung

Logische Gleichungen

• Summe = A ⊕ B (XOR)
• Übertrag = A · B (AND)

Verilog‑Implementierung

module half_adder(
  input  wire a,
  input  wire b,
  output wire sum,
  output wire carry
);

  assign sum   = a ^ b;
  assign carry = a & b;

endmodule

Volladdierer-Implementierung

Logische Gleichungen

• Summe = A ⊕ B ⊕ Cin
• Übertrag = (A · B) + (Cin · (A ⊕ B))

Verilog‑Implementierung

module full_adder(
  input  wire a,
  input  wire b,
  input  wire cin,
  output wire sum,
  output wire cout
);

  wire ab_xor;

  assign ab_xor = a ^ b;
  assign sum    = ab_xor ^ cin;
  assign cout   = (a & b) | (cin & ab_xor);

endmodule

Multiplexer (MUX)-Implementierung

module mux2to1(
  input  wire a,
  input  wire b,
  input  wire sel,
  output wire y
);

  assign y = sel ? b : a;

endmodule

Best Practices bei der Verwendung von assign

• Deklariere Signale als wire : assign kann kein reg treiben.
• Schreibe ein assign pro Ausgang : vermeide zu komplexe Einzeiler; halte es lesbar.
• Verwende Zwischendrähte : zerlege komplexe Logik in Schritte für Klarheit.

Zusammenfassung: Kombinationsschaltkreise können vollständig mit assign implementiert werden

6. Häufige Fallstricke und Fehler bei der Verwendung von assign

Typische Fallen für Anfänger

1. Versuch, assign mit reg zu verwenden

❌ Häufiger Fehler:

reg out;
assign out = a & b;  // ERROR! Cannot assign to a reg

💡 Ursache und Lösung:

2. Das gleiche Signal mit mehreren assign‑Anweisungen treiben

❌ Ungültiges Beispiel:

assign y = a & b;
assign y = a | b;  // ERROR: Multiple drivers for y

💡 Ursache und Lösung:

3. Missverständnis: assign als „Initialisierer“

❌ Irreführendes Beispiel:

assign a = 1'b0;  // Not an initializer — this means a is always 0

💡 Ursache und Lösung:

4. Vergessen, das Signal zu deklarieren

❌ Beispiel:

assign result = a & b;  // ERROR if result is undeclared

💡 Ursache und Lösung:

5. Verwendung von Operationen, die nicht für die Synthese geeignet sind

assign out = a / 3;  // ⚠️ May fail in FPGA synthesis

6. Übermäßiger Einsatz verschachtelter ternärer Operatoren

assign out = sel1 ? a : (sel2 ? b : (sel3 ? c : d));  // Hard to read!

Tipps zur Fehlersuche bei assign‑Problemen

• Seien Sie eindeutig bei Signaltypen (wire vs. reg)
• Achten Sie auf Warnungen (Simulatoren melden häufig potenzielle Probleme)
• Kennen Sie die Tool‑Beschränkungen (prüfen Sie, ob Operationen synthese‑freundlich sind)

Zusammenfassung: assign ist einfach, erfordert aber Sorgfalt

7. Häufig gestellte Fragen (FAQ)

Q1: Was ist für Anfänger einfacher, assign oder always?

• Einfache Logik → assign
• Zeit‑ oder zustandsabhängige Logik → always

Q2: Kann ich assign mit reg verwenden?

// ✅ Correct (using always with reg)
reg out;
always @(a or b)
  out = a & b;

// ❌ Incorrect (assign cannot drive reg)
reg out;
assign out = a & b;

Q3: Darf ich dasselbe Signal in mehreren assign‑Anweisungen zuweisen?

Q4: Hat die Verzögerung (#) in assign irgendeine reale Hardware‑Auswirkung?

assign #5 out = a & b;

• Simulation → Gültig
• Synthese → Ignoriert

Q5: Wie schreibe ich bedingte Logik mit assign?

assign out = sel ? a : b;

Q6: Warum ändert sich die Ausgabe in meinem assign-Test nicht?

• Werden die Eingaben im Testbench korrekt umgeschaltet?
• Werden Anfangswerte korrekt zugewiesen?
• Zeigen die Simulationswellenformen die erwarteten Änderungen?

Q7: Können assign-basierte Schaltungen synthetisiert werden?

• ✅ AND / OR / XOR → Synthetisierbar
• ⚠️ Division / Reelle Zahlen / Gleitkomma → Möglicherweise nicht synthetisierbar

8. Glossar: Essentielle Verilog-Begriffe für Anfänger

wire

• Werte können mit assign zugewiesen werden
• Kann keine Daten allein speichern
• Hauptsächlich für kombinierende Schaltungen verwendet

wire a, b, out;
assign out = a & b;

reg

• Kann nicht mit assign zugewiesen werden
• Für sequentielle Schaltungen mit Speicher verwendet
• Oft auf Taktflanken aktualisiert

reg out;
always @(posedge clk) out <= a;

assign

• In kombinatorischer Logik verwendet
• Ausgabe ändert sich sofort, wenn Eingabe ändert
• Rechte Seite kann Ausdrücke, Operatoren, Konstanten enthalten

assign y = a & b;

always

• Funktioniert mit reg-Variablen
• Für sequentielle Schaltungen oder bedingte Logik verwendet
• Unterstützt if-Anweisungen und case-Anweisungen

always @(posedge clk) begin
  out <= a + b;
end

Kombinatorische Schaltung

• Keine Speicherelemente
• Beispiele: Logikgatter, Addierer, Multiplexer
• Beschrieben mit assign oder always @(*)

Sequentielle Schaltung

• Enthält Speicherelemente (Register, Flip-Flops)
• Taktdrivene Operation
• Beschrieben mit always @(posedge clk)

Ternärer Operator (Bedingter Operator)

• Häufig mit assign verwendet
• Knappter als if-Anweisungen

assign y = sel ? a : b;

module

• Enthält Eingangs- und Ausgangsporte
• Kann hierarchisch instanziiert werden

module adder(input a, input b, output sum);
  assign sum = a + b;
endmodule

initial

• Nicht in Hardware synthetisierbar
• In Testbenches verwendet

initial begin
  a = 0;
  b = 1;
end

Nicht-blockierende Zuweisung (<=)

• Häufig in taktsynchronen sequentiellen Schaltungen
• Ermöglicht die parallele Ausführung mehrerer Zuweisungen

always @(posedge clk) begin
  out1 <= in1;
  out2 <= in2;
end

Zusammenfassung: Begriffe verstehen ist der erste Schritt zum Beherrschen von Verilog

9. Fazit: Das Beherrschen der assign-Anweisung in Verilog

Wichtigste Erkenntnisse zu assign

✅ Rolle von assign

• Ein Konstrukt für kontinuierliche Zuweisungen an Signale vom Typ wire
• Die Ausgabe wird sofort aktualisiert, wenn sich die Eingänge ändern
• Am besten geeignet für kombinatorische Schaltungen

✅ Verwendungsregeln

• assign kann nicht mit reg verwendet werden
• Ein Signal darf nicht mehrere assign-Treiber haben
• Nicht geeignet für Initialisierung – nur für kontinuierliches Treiben

✅ Tipps für effektive Nutzung

• Deutlich unterscheiden zwischen assign (für wire) und always (für reg)
• Verwenden Sie den ternären Operator für einfache bedingte Logik
• Bei komplexer Logik in Zwischensignale vom Typ wire aufteilen, um die Lesbarkeit zu verbessern

Nächste Schritte zur Weiterentwicklung

• always-Blöcke für sequentielle Schaltungen
• Bedingte Logik mit if und case
• Schreiben von Testbenches und Durchführen von Simulationen
• Hierarchisches Design mit mehreren Modulen

Abschließende Worte